半导体器件的制造方法技术

本发明专利技术提供了一种半导体器件的制造方法，包括步骤：提供衬底，所述衬底具有第一半导体层；在第一半导体层上形成图案化的第二半导体层和第三半导体层堆叠，堆叠上具有第一氧化阻挡层，堆叠两侧为隔离沟槽；从第二半导体层的端部去除部分的第二半导体层，以形成开口；在隔离沟槽的侧壁以及开口的内表面上依次形成氧化物层和第二氧化阻挡层；形成隔离结构，包括：氧化工艺，使得第一半导体层的氧化物填充部分隔离沟槽；填充工艺，以氧化物材料填满隔离沟槽；去除第一氧化阻挡层；在第三半导体层上形成器件结构，开口上为器件结构的源漏区。该方法形成了源漏区下带有空腔的器件，工艺简单且易于集成。

【技术实现步骤摘要】

本专利技术涉及半导体器件领域，特别涉及一种。
技术介绍
随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，送会导致动态 功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增 加，而随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模 型中可W忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，送种现象统称为 短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阔值电压下降、功耗增加W及 信噪比下降等问题。 SOI衬底是在娃的下方嵌入了二氧化娃层，相对于体娃器件，SOI衬底形成的器件 可W明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造 价较高，并需要更大的器件面积W避免浮体效应（FloatingBodyEffect),难W满足器件 高度集成化的要求，此外，由于嵌入了二氧化娃层，其器件的散热性能受到影响。
技术实现思路
本专利技术的目的旨在至少解决上述技术缺陷之一，提供一种半导体器件的制造方 法。 本专利技术提供了一种，包括： 提供衬底，所述衬底具有第一半导体层； 在第一半导体层上形成图案化的第二半导体层和第H半导体层堆叠，堆叠上具有 第一氧化阻挡层，堆叠两侧为隔离沟槽； 从第二半导体层的端部去除部分的第二半导体层，W形成开口； 在隔离沟槽的侧壁W及开口的内表面上依次形成氧化物层和第二氧化阻挡层； 形成隔离结构，包括：氧化工艺，使得第一半导体层的氧化物填充部分隔离沟槽； 填充工艺，W氧化物材料填满隔离沟槽； 去除第一氧化阻挡层； 在第H半导体层上形成器件结构，开口上为器件结构的源漏区。 可选的，所述衬底为体娃衬底，形成第二半导体层和第H半导体层的步骤具体 为： 在衬底上外延生长GexSiiX的第二半导体层，〇<x<l; 在第二半导体层上外延生长娃的第H半导体层； 在第H半导体层上形成第一氧化阻挡层，该第一氧化阻挡层为掩膜层； 进行图案化，形成第二半导体层及第H半导体层的堆叠，堆叠两侧为隔离沟槽。 可选的，从第二半导体层的端部去除部分的第二半导体层，W形成开口的步骤具 体包括： 采用湿法刻蚀，选择性去除第二半导体层，W在第二半导体层的端部形成开口。 可选的，湿法刻蚀的刻蚀剂为HF、&化、CH3COOH和&0的混合液。 可选的，形成隔离结构的氧化工艺的步骤具体为：进行湿氧化工艺，使得第一半导 体层的氧化物填充部分隔离沟槽。 可选的，形成隔离结构的填充工艺的步骤具体为：进行高密度等离子体氧化娃的 淀积，并进行平坦化，W使得氧化娃填满隔离沟槽。 可选的，在隔离沟槽的侧壁W及开口的内表面上形成氧化物层的步骤具体为；进 行干氧化工艺，W在隔离沟槽的内壁W及开口的内表面上形成氧化物层。 本专利技术实施例提供的，在形成器件的第H半导体层的源漏 区域之下形成有空腔的结构，且第H半导体层的沟道区域之下为半导体层。送样的器件结 构，同时具有体娃器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺 较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应，空腔处 较低的介电常数，使得其可承受较高的电压。此外，空腔的内表面和隔离沟槽的侧壁上都覆 盖有氧化阻挡层，使得隔离结构可W通过传统的氧化工艺形成，工艺简单且易于集成。【附图说明】本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变 得明显和容易理解，其中： 图1-图7示出了根据本专利技术实施例的半导体器件的各个形成阶段的示意图； 图8示出了根据本专利技术实施例的的流程图。【具体实施方式】 下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。 本专利技术提出了一种源漏区下具有空腔的结构的，并进一步 在空腔及沟槽的内壁上形成氧化阻挡层，使得形成隔离结构时的工艺与现有的隔离工艺兼 容，工艺简单且易于集成。 为了更好的理解本专利技术的技术方案W及技术效果，W下将结合流程图8对具体的 实施例进行详细描述。 首先，在步骤S01，提供衬底，所述衬底具有第一半导体层10,参考图1所示。 在本专利技术中所述衬底为半导体衬底，优选可W为具有单一半导体材料的体衬底， 例如可W为Si衬底、Ge衬底、SiGe衬底，还可W为包括其他元素半导体或化合物半导体的 衬底，例如GaAs、InP或SiC等，在本实施例中，所述衬底为体娃衬底。 接着，在步骤S02,在第一半导体层10上形成图案化的第二半导体层11和第H半 导体层12的堆叠，堆叠上具有第一氧化阻挡层13,堆叠两侧为隔离沟槽15,参考图2所示。 在本实施例中，第一半导体层为体娃衬底，具体的，首先，如图1所示，在衬底10上 淀积第二半导体层11和第H半导体层12,可W采用外延生长的方式形成该第二半导体层 11和第H半导体层12,第二半导体层11例如为外延生长的Ge^Sii,，第H半导体层例如为 外延生长的Si,其中，0<X<1 ;而后，在第H半导体层12上淀积硬掩膜13,该硬掩膜13同时 为第一氧化阻挡层或至少包括一层氧化阻挡层，例如可W为氮化娃或氮化娃与氧化娃、氮 氧化娃的叠层等，而后，涂抹光敏刻蚀剂（photoresist) 14并进行刻蚀，形成图案化的硬掩 膜13,参考图2所示；而后，将该光敏刻蚀剂14去除；而后，在该硬掩膜13的掩盖下，继续进 行刻蚀，形成图案化的第二半导体层11和第H半导体层12,如图2所示，第H半导体层12 的区域即为有源区的区域，其两侧的开口为隔离沟槽15,如图2所示，在该图案化步骤中， 根据具体的需要，可W将衬底也刻蚀掉部分的厚度，W形成所需的隔离沟槽。 在本实施例中，采用选择性外延生长的方式形成第二半导体层，送样，可W使第一 区域的器件与传统器件一致，避免由于第二半导体层的存在带来的附加应力而导致的器件 迁移率的降低，提高器件的性能。 接着，在步骤S03,从第二半导体层11的端部去除部分的第二半导体层，W形成开 口 20,如图3所示。 在本实施例中，可W采用湿法刻蚀，选择性的去除部分的第二半导体层11，具体 的，在一个优选实施例中，溶剂可W采用49 %的HF、30 % &〇2、99.8%的CH3COOH和&0的混 合溶液，比例为1:18:27:8,通过控制时间，去除两端部分的第二半导体体层，也即在有源区 的源漏区下没有第二半导体层当前第1页1 2 本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括步骤：提供衬底，所述衬底具有第一半导体层；在第一半导体层上形成图案化的第二半导体层和第三半导体层堆叠，堆叠上具有第一氧化阻挡层，堆叠两侧为隔离沟槽；从第二半导体层的端部去除部分的第二半导体层，以形成开口；在隔离沟槽的侧壁以及开口的内表面上依次形成氧化物层和第二氧化阻挡层；形成隔离结构，包括：氧化工艺，使得第一半导体层的氧化物填充部分隔离沟槽；填充工艺，以氧化物材料填满隔离沟槽；去除第一氧化阻挡层；在第三半导体层上形成器件结构，开口上为器件结构的源漏区。

【技术特征摘要】

【专利技术属性】
技术研发人员：唐波，许静，闫江，王红丽，唐兆云，徐烨锋，李春龙，陈邦明，杨萌萌，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11