三维非易失性存储器件、半导体系统及其制造方法技术方案

一种三维非易失性存储器件包括：从衬底延伸的第一垂直沟道层和第二垂直沟道层；沿着第一垂直沟道层和第二垂直沟道层与彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；在第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及形成在第二垂直沟道层之上的公共源极线。

【技术实现步骤摘要】
【专利说明】相关申请的交叉引用本申请要求2014年5月23日提交的申请号为10-2014-0062422的韩国专利申请的优先权，其全部公开内容通过引用全部合并于此。
各种实施例总体而言涉及一种非易失性存储器件，且更具体而言涉及一种三维非易失性存储器件、包括三维非易失性存储器件的半导体系统以及制造三维非易失性存储器件的方法。
技术介绍
具有三维结构的存储器件典型地包括采用三维配置布置的存储单元。由于具有三维结构的存储器件比具有二维结构的存储器件常常相对更有效地利用衬底的面积，所以具有三维结构的存储器件可以允许相对更大的集成度。这种存储器件的实例包括非易失性存储器件。非易失性存储器件的实例为与非型(NAND)快闪存储器。三维非易失性存储器件可以包括多个存储串。每个存储串包括选择晶体管和在衬底之上层叠成多个层的存储单元。每个存储串可以具有“I”形状或“U”形状。具有I形状存储串的三维非易失性存储器件可以称为兆兆位单元阵列晶体管(Terabit Cell ArrayTransistor, TCAT)或者位成本可扩展(Bit-Cost Scalable, BICS)。具有U形状存储串的三维非易失性存储器件可以称为管道形状的位成本可扩展(BICS)。在实施P-BICS技术时，存储串典型地包括两个垂直沟道层。例如，第一垂直沟道层和第二垂直沟道层可以经由管道晶体管电耦接，位线可以电耦接至第一垂直沟道层的上部，而源极线可以电耦接至第二垂直沟道层的上部。接触插塞可以形成在第一垂直沟道层与位线之间，并且可以使第一垂直沟道层和位线电耦接。接触插塞可以形成在第二垂直沟道层与源极线之间，并且可以使第二沟道层和源极线电耦接。
技术实现思路
一种三维非易失性存储器件的实施例可以包括:从衬底延伸的第一垂直沟道层和第二垂直沟道层；沿着第一垂直沟道层和第二垂直沟道层与彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；在第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及形成在第二垂直沟道层之上的公共源极线。一种半导体系统的实施例可以包括三维非易失性存储器件和存储器控制器，三维非易失性存储器件包括:从衬底延伸的第一垂直沟道层和第二垂直沟道层；沿着第一垂直沟道层和第二垂直沟道层与彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；在第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及形成在第二垂直沟道层之上的公共源极线。所述存储器控制器配置成控制三维非易失性存储器件的至少一种操作。一种制造三维非易失性存储器件的方法的实施例可以包括:沿着第一垂直沟道层和第二垂直沟道层采用层叠配置沉积多个层间绝缘层和多个牺牲层，其中，第一垂直沟道层和第二垂直沟道层从衬底延伸；刻蚀多个层间绝缘层和多个牺牲层的部分以形成狭缝，其中，牺牲层的部分经由狭缝的侧壁暴露；去除牺牲层通过狭缝暴露的部分以在层间绝缘层之间形成凹陷；用导电层填充凹陷以形成多个字线；在第一垂直沟道层之上形成具有大体岛形状的焊盘；在第二垂直沟道层之上形成具有大体矩形形状的公共源极线；在焊盘之上形成接触插塞；以及在接触插塞之上形成位线。【附图说明】图1是表TJK半导体系统的一个实施例的框图；图2是表示图1中所示的半导体系统中的半导体器件的一个实施例的框图；图3是三维非易失性存储器件的一个实施例的立体图；图4A至图4Q是沿着图3的立体图的线A-A’截取的截面图，用于图示制造图3中所示的三维非易失性存储器件的方法；图5A至图是分别沿着图4K至图4N的截面图的线C_C’截取的截面图；图6A和图6B是沿着图3的立体图的线B-B’截取的布局图，用于图示图3中所示的焊盘和公共源极线的布置；图7是表TJK包括半导体器件的一个实施例的固态驱动器的框图；图8是表示包括半导体器件的一个实施例的存储系统的框图；以及图9是表示包括半导体器件的一个实施例的计算系统的框图。【具体实施方式】将参照附图描述各种实施例。在本公开中，相同的附图标记直接对应于附图和实施例中相同编号的部分。图1是表示半导体系统1000的实施例的框图。半导体系统1000可以包括半导体器件1100和控制器(CON) 1200。控制器1200可以配置成控制半导体器件1100的操作。例如，控制器1200可以响应于从另一设备接收的命令来将命令CMD和地址ADD传送至半导体器件1100。半导体器件1100可以响应于命令CMD和地址ADD来执行程序操作、读操作和擦除操作中的一个或更多个。半导体器件1100和控制器1200可以配置成对数据DATA进行交换。图2是表示半导体系统中的半导体器件1100的一个实施例的框图。半导体器件1100可以包括:存储单元阵列1101、电路组1201和控制电路1301。存储单元阵列1101可以配置成储存数据。电路组1201可以配置成对存储单元阵列1101执行程序操作、读操作和擦除操作中的一个或更多个。控制电路1301可以配置成控制电路组1201的操作。存储单元阵列1101可以包括多个存储块。多个存储块中的每个可以包括多个存储单元。存储块可以具有基本相同的配置。在一个实施例中，存储块可以具有存储单元采用三维配置进行布置的三维结构。下面将参照图3描述具有三维结构的存储块。电路组1201可以包括:电压发生电路21、行译码器22、页缓冲器23、列译码器24以及输入/输出电路25。电压发生电路21可以配置成响应于操作命令0P_CMD来产生具有电压电平的操作电压。不同类型的操作命令0P_CMD可以包括:程序命令、读命令和擦除命令。例如，当在电压发生电路21接收到程序命令时，电压发生电路21可以配置成产生具有与程序操作相关的电压电平的操作电压。这种操作电压的一个实例为程序电压Vpgm。当在电压发生电路21接收到读命令时，电压发生电路21可以配置成产生具有与读操作相关的电压电平的操作电压。与读操作相关的操作电压的一个实例为读电压Vread。当在电压发生电路21接收到擦除命令时，电压发生电路21可以配置成产生具有与擦除操作相关的电压电平的操作电压。与擦除操作相关的操作电压的一个实例为擦除电压Verase。行译码器22可以配置成响应于行地址RADD来选择存储单元阵列100中的多个存储块中的一个。由电压发生电路21产生的传输操作电压可以传送至与选中的存储块电耦接的线。这些线的实例包括字线WL、漏极选择线DSL和源极选择线SSL。页缓冲器23可以通过位线BL电耦接至存储块，并且可以配置成响应于页缓冲器控制信号PBSIGNALS来在程序、读或擦除操作期间与选中的存储块交换数据。页缓冲器23配置成暂时地储存被传送至选中的存储块的数据或者从选中的存储块接收数据。列译码器24可以配置成响应于接收的列地址CADD来与页缓冲器23交换数据。 输入/输出电路25可以配置成将从外部设备接收的命令CMD和地址ADD传输至控制电路130、将从外部设备接收的数据DATA传输至列译码器24、以及将从列译码器24接收的数据DATA传输至外部设备。控制电路1301可以配置成响应于接收的命令CMD和地址ADD，传送操作命令0P_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和列地址CADD，以控制电路组1201。图3是三维非易失性存储器件的一本文档来自技高网...

【技术保护点】
一种三维非易失性存储器件，包括：从衬底延伸的第一垂直沟道层和第二垂直沟道层；沿着所述第一垂直沟道层和所述第二垂直沟道层彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；在所述第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及形成在所述第二垂直沟道层之上的公共源极线。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金兑京，严大成，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR