一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，所述半导体器件包括：半导体衬底；形成在半导体衬底中的具有第一掺杂类型的阱区；形成在半导体衬底上的具有所述第一掺杂类型的阱区外延层；形成在所述阱区外延层上的自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；形成在由自下而上层叠的阱区外延层、掺杂外延层和漏区外延层构成的叠层结构的两侧的栅极介电层；形成在栅极介电层外侧的栅极材料层，栅极介电层和栅极材料层构成双栅极结构；形成在双栅极结构和半导体衬底之间的隔离层；形成在阱区外延层的底角和阱区中的具有第二掺杂类型的源区。根据本发明专利技术，可以提升器件排布密度和工艺集成度。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种具有垂直PNPN结构的隧道场效应晶体管(TFET)及其制造方法。
技术介绍
随着互补金属-氧化物-半导体(CMOS)的制造工艺节点的不断减小，如何降低功耗已经成为进一步提升金属-氧化物-半导体场效应晶体管(MOSFET)的性能的主要问题。降低功耗的一种方式是减低亚阈值摆动幅度(subthreshold swing,简称SS),这意味着在阈值电压不变的前提下器件需要具有较低的关态电流。然而，众所周知的是，对于传统的MOSFET而言，由于器件本身固有的漂移-扩散机制，室温下的SS具有理论上的最小极限值(60mV/dec)o目前，克服这一极限值的最有希望的方法之一是引入额外的电流控制机制，例如带间隧穿。TFET正是基于带间隧穿使SS的最小值低于60mV/dec，同时可以几乎完全抑制短沟道效应的一种半导体器件。TFET具有PNPN结构，即在MOS栅极下方的衬底中形成的P+PN+ (即P+源区P沟道区N+轻掺杂漏极)二极管中的P+源区和P沟道区之间插入N+掺杂注入区，以提升隧穿概率。然而，这种PNPN结构是沿着平行于衬底表面的方向水平排布的，不利于器件特征尺寸的进一步降低，即在器件具有更低的特征尺寸的情况下，形成N+掺杂注入区的工艺窗口更小，工艺复杂度大幅提升，进而造成制造成本的增加。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件，包括:半导体衬底；形成在所述半导体衬底中的具有第一掺杂类型的阱区；形成在所述半导体衬底上的具有所述第一掺杂类型的阱区外延层；形成在所述阱区外延层上的自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；形成在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧的栅极介电层；形成在所述栅极介电层的外侧的栅极材料层，所述栅极介电层和所述栅极材料层构成双栅极结构；形成在所述双栅极结构和所述半导体衬底之间的隔离层；形成在所述阱区外延层的底角和所述阱区中的具有所述第二掺杂类型的源区。进一步，所述阱区外延层的构成材料与所述半导体衬底的构成材料相同。进一步，所述第一掺杂类型为P型，所述半导体器件为NM0S，或者所述第一掺杂类型为N型，所述半导体器件为PM0S。进一步，对于所述NMOS而言，所述掺杂外延层为N+外延层，所述漏区外延层为P+外延层；对于所述PMOS而言,所述掺杂外延层为P+外延层，所述漏区外延层为N+外延层。进一步，对于所述NMOS而言，所述源区为N+源区；对于所述PMOS而言，所述源区为P+源区。进一步，对于所述NMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直PNPN结构；对于所述PMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直NPNP结构。本专利技术还提供一种半导体器件的制造方法，包括:提供半导体衬底，并实施阱区注入，在所述半导体衬底中形成具有第一掺杂类型的阱区；在所述半导体衬底中依次沉积形成隔离层和介电层，并在其中形成沟槽；在所述沟槽中形成厚度小于沟槽深度的外延层；实施阱区注入，使所述外延层转变为具有所述第一掺杂类型的阱区外延层；在所述阱区外延层上形成自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；沉积形成牺牲材料层，以完全填充所述沟槽，并执行化学机械研磨直至露出所述介电层；去除所述介电层，并实施离子注入，以在所述阱区外延层的底角和所述阱区中形成具有所述第二掺杂类型的源区；在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧形成双栅极结构。进一步，所述第一掺杂类型为P型，所述半导体器件为NM0S，或者所述第一掺杂类型为N型，所述半导体器件为PM0S。进一步，所述阱区外延层的构成材料与所述半导体衬底的构成材料相同。进一步，形成所述沟槽的步骤包括:在所述介电层上形成具有所述沟槽的图形的光刻胶层；以所述光刻胶层为掩膜，依次蚀刻所述介电层和所述隔离层，直至露出所述半导体衬底；采用灰化工艺去除所述光刻胶层。进一步，对于所述NMOS而言，所述掺杂外延层为N+外延层，所述漏区外延层为P+外延层；对于所述PMOS而言,所述掺杂外延层为P+外延层，所述漏区外延层为N+外延层。进一步，对于所述NMOS而言，所述源区为N+源区；对于所述PMOS而言，所述源区为P+源区。进一步，对于所述NMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直PNPN结构；对于所述PMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直NPNP结构。进一步，所述双栅极结构包括形成在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧的栅极介电层和形成在所述栅极介电层的外侧的栅极材料层。根据本专利技术，可以进一步缩减器件的特征尺寸，提升器件排布密度和工艺集成度。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1为根据本专利技术示例性实施例的方法形成的具有垂直PNPN结构的TFET的示意性剖面图；图2A-图21为根据本专利技术示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；图3为根据本专利技术示例性实施例的方法依次实施的步骤的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的具有垂直PNPN结构的TFET及其制造方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。为了解决现有的具有水平PNPN结构的TFET在特征尺寸进一步减小时所面临的技术瓶颈，本专利技术提出一种具有垂直PNPN结构的TFET，其结构如图1所示，包括:半导体衬底100 ;形成在半导体衬底100中的阱区101，阱区101具有第一掺杂类型，对于NMOS而言，所述第一掺杂类型为P型，对于PMOS而言，所述第一掺杂类型为N型；形成在半导体衬底100上的阱区外延层，优选地，半导体衬底100的构成材料与阱区外延层的构成材料相同，阱区外延层具有所述第一掺杂类型；形成在阱区外延层上的自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层103和具有所述第一掺杂类型的漏区外延层104，对于NMOS而言，掺杂外延层103为N+外延层，漏区外延层10本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；形成在所述半导体衬底中的具有第一掺杂类型的阱区；形成在所述半导体衬底上的具有所述第一掺杂类型的阱区外延层；形成在所述阱区外延层上的自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；形成在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧的栅极介电层；形成在所述栅极介电层的外侧的栅极材料层，所述栅极介电层和所述栅极材料层构成双栅极结构；形成在所述双栅极结构和所述半导体衬底之间的隔离层；形成在所述阱区外延层的底角和所述阱区中的具有所述第二掺杂类型的源区。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31