非易失性半导体存储装置及其测试方法制造方法及图纸

本发明专利技术提供一种能够在不损害纠错部的功能的情况下以简单的电路实现小型化的非易失性半导体存储装置及其测试方法。纠错电路构成为只进行与数据比特相同数量的比特数的检错和纠正，通过不设置对检查比特进行检错和纠正的电路而使电路小型化。并且，在测试状态下，通过设置多路转换器来进行检查比特的检错和纠正，而能够实现包含检查比特在内的出厂检查，该多路转换器对从存储元件阵列读出的数据比特的一部分和检查比特进行更换而输入到纠错电路。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及非易失性半导体存储装置及其出厂测试，更详细而言涉及搭载了ECC(Error Checking and Correcting：错误检查和校正)电路的非易失性半导体存储装置和非易失性存储元件的特性测试时使用的测试方法。
技术介绍
对搭载了现有的ECC电路的非易失性半导体存储装置进行说明。图8是示出搭载了现有的ECC电路的非易失性半导体存储装置的电路图。搭载了现有的ECC电路的非易失性半导体存储装置具有ECC编码器81、数据单元阵列82、检查比特单元阵列83、校正子解码器84和纠错部84。在数据的写入时，现有的非易失性半导体存储装置以如下的方式进行动作。数据单元阵列82接收并存储写数据WD。ECC编码器81接收写数据WD并生成与写数据WD对应的ECC码，输出到检查比特单元阵列83。检查比特单元阵列83接收并存储ECC码。在数据的读取时，现有的非易失性半导体存储装置以如下的方式进行动作。校正子解码器84使用数据单元阵列82的写数据WD与检查比特单元阵列83的ECC码来进行检错，生成校正子数据，并输出到纠错部85。纠错部85利用写数据WD、ECC码和校正子数据来进行纠错，并输出读数据RD(例如，参照专利文献1)。现有专利文献专利文献专利文献1：日本特开2001-23394号公报
技术实现思路
专利技术要解决的课题但是，由于搭载了现有的ECC电路的半导体存储装置在纠错部85中存在对写数据WD和ECC码进行检错和纠错的电路，因此存在电路规模较大的问题。在通常时的数据的读取中，只要进行写数据WD的纠错即可，不需要对ECC码进行检错和纠错。但是，在出厂检查中，需要对ECC码进行检错，即对检查比特阵列的初始不良进行检测。本专利技术鉴于上述课题而提供一种能够在不损害纠错部的功能的情况下以简单的电路实现小型化的非易失性半导体存储装置及其测试方法。用于解决课题的手段为了解决现有的问题，在搭载了本专利技术的ECC电路的非易失性半导体存储装置中，通过将纠错电路构成为只进行与数据比特相同数量的比特数的检错与纠正，且不设置对检查比特进行检错和纠正的电路而使电路小型化。并且，在测试状态下，通过设置多路转换器来进行检查比特的检错和纠错，而能够实现包含检查比特在内的出厂检查，该多路转换器对从存储元件阵列读出的数据比特的一部分和检查比特进行更换而输入到纠错电路。专利技术效果搭载了本专利技术的ECC电路的非易失性半导体存储装置提供一种能够在不损害纠错部的功能的情况下以简单的电路实现小型化的非易失性半导体存储装置及其测试方法。附图说明图1是搭载了第一实施方式的ECC电路的非易失性半导体存储装置的结构图。图2是搭载了第二实施方式的ECC电路的非易失性半导体存储装置的结构图。图3是搭载了第三实施方式的ECC电路的非易失性半导体存储装置的结构图。图4是搭载了第四实施方式的ECC电路的非易失性半导体存储装置的结构图。图5是搭载了第五实施方式的ECC电路的非易失性半导体存储装置的结构图。图6是本专利技术的1个单元的非易失性存储元件的结构图。图7是作为本专利技术的非易失性存储元件的一例的FLOTOX型非易失性存储器的剖面示意图。图8是搭载了现有的ECC电路的非易失性半导体存储装置的结构图。具体实施方式以下，参照附图对本专利技术的实施方式进行说明。搭载了本专利技术的ECC电路的非易失性半导体存储装置的纠错电路105构成为只对32比特的数据比特RD【31：0】进行检错和纠正。即，纠错电路105不设置对6比特的检查比特C【5：0】进行检错和纠正的电路，由此使电路小型化。并且，在测试状态下，通过设置多路转换器来进行检查比特的检错和纠正，从而能够实现包含检查比特在内的出厂检查，该多路转换器对从存储元件阵列读出的数据比特的一部分和检查比特进行更换而输入到纠错电路。此时，在数据比特RD【31：0】全部为数据0的情况下在非易失性存储元件阵列101中写入检查比特C【5：0】也全部为数据0，在数据比特RD【31：0】全部为数据1的情况下在非易失性存储元件阵列101中写入检查比特C【5：0】也全部为数据1。这既可以利用写入电路中具有的生成检查比特C【5：0】的电路来实现，也可以从外部输入数据。<第一实施方式>图1是搭载了第一实施方式的ECC电路的非易失性半导体存储装置的结构。搭载了第一实施方式的ECC电路的非易失性半导体存储装置具有非易失性存储元件阵列101、CG(控制栅)偏置切换电路113、读出放大器102、H矩阵校正子解码器103、多路转换器104、106、控制信号生成电路111、纠错电路105、并行-串行转换电路108和DOUT端子109。CG偏置切换电路113对在内部生成的通常时的CG偏置和从外部输入的测试用CG偏置电压进行切换输出。控制信号生成电路111根据所输入的状态信号向多路转换器104和纠错电路105输出控制信号。非易失性存储元件阵列101将由用于存储写数据WD的m比特的数据比特用存储元件和用于存储纠错码的n比特的检查比特用存储元件构成的1个单元作为基本单位，且将多个单元配置成阵列状。在本实施方式中作为一例，将写数据WD作为由32比特的数据比特和6比特的检查比特组成的38比特的写数据WD【37：0】来进行说明。在搭载了本实施方式的ECC电路的非易失性半导体存储装置中，省略了对存储元件阵列的写入用的电路。图6是示出由FLOTOX型的非易失性存储器构成的非易失性存储元件阵列101的1个单元的结构例的电路图。非易失性存储元件阵列101的1个单元由m+n个选择栅极晶体管602、m+n个单元晶体管603以及单元选择晶体管604构成。比特线B0～Bm+n分别与对应的选择栅极晶体管602的漏极连接。CG偏置线611与单元选择晶体管604的漏极连接，经由其源极(CG偏置线611′)与单元晶体管603的栅极连接。字线612与选择栅极晶体管602的栅极电极和单元选择晶体管604的栅极电极连接。存储单元601由与各比特线B串联连接的选择栅极晶体管602和单元晶体管603构成。图7是FLOTOX型的非易失性存储器(单元晶体管603和选择栅极晶体管602)的剖面图。通过将电场施加于控制栅702与通道漏极705之间，对浮置栅极703注入或者提取电荷，从而能够进行数据的写入和删除。非易失性存储器能够以如下的方式读出数据。对字线612施加正电压，将单元选择晶体管604导通。由本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于，该非易失性半导体存储装置具有：非易失性半导体存储元件阵列，其将由m比特的数据比特用存储元件与n比特的检查比特用存储元件构成的1个单元作为基本单位，用于存储数据比特与检查比特；纠错码生成电路，其根据从所述非易失性半导体存储元件阵列读出的1个单元的数据比特与检查比特生成纠错码；控制信号生成电路，其输出用于切换第1状态与第2状态的控制信号；多路转换器，其被输入至少包含所述检查比特的第2状态用数据以及所述数据比特中的与所述第2状态用数据相同比特数的第1状态用数据，且根据所述控制信号选择输出所述第1状态用数据与所述第2状态用数据；以及纠错电路，其根据所述数据比特中的除去了所述第1状态用数据的数据、所述第1状态用数据或者所述第2状态用数据、以及所述纠错码，只进行与所述数据比特相同数量的比特数的纠错。

【技术特征摘要】
【国外来华专利技术】2013.01.09 JP 2013-0020831.一种非易失性半导体存储装置，其特征在于，该非易失性半导体存储装置具
有：
非易失性半导体存储元件阵列，其将由m比特的数据比特用存储元件与n比特
的检查比特用存储元件构成的1个单元作为基本单位，用于存储数据比特与检查比
特；
纠错码生成电路，其根据从所述非易失性半导体存储元件阵列读出的1个单元的
数据比特与检查比特生成纠错码；
控制信号生成电路，其输出用于切换第1状态与第2状态的控制信号；
多路转换器，其被输入至少包含所述检查比特的第2状态用数据以及所述数据比
特中的与所述第2状态用数据相同比特数的第1状态用数据，且根据所述控制信号选
择输出所述第1状态用数据与所述第2状态用数据；以及
纠错电路，其根据所述数据比特中的除去了所述第1状态用数据的数据、所述第
1状态用数据或者所述第2状态用数据、以及所述纠错码，只进行与所述数据比特相
同数量的比特数的纠错。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述纠错电路根据所述控制信号以与所述第2状态用数据对应的方式对所述纠
错码进行切换。
3.根据权利要求1所述的非易失性半导体存储装置，其...

【专利技术属性】
技术研发人员：宫城雅记，山崎太郎，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：日本;JP