本发明专利技术公开了一种被配置为自适应地编码数据的数据存储系统，在一个实施例中，数据存储系统控制器确定非易失性存储器阵列的共同的存储器页大小，例如，E页大小。基于所述共同的存储器页大小，所述控制器从多个预定义的低密度奇偶校验(LDPC)码字长中选择LDPC码字长。所述控制器基于所选择的LDPC码字长来确定用于对写入到所述存储器阵列的数据或从所述存储器阵列读取的数据进行编码的LDPC编码参数。通过使用所述多个预定义的LDPC码字长，所述数据存储系统能够支持多个非易失性存储器页格式，包括这样的存储器页格式：其中所述共同的存储器页大小不等于所述多个预定义的LDPC码字长中的任何LDPC码字长。从而能够获得数据编码的灵活性和高效性。
【技术实现步骤摘要】
【国外来华专利技术】
本公开设及计算机系统的诸如固态硬盘等的数据存储系统。更具体地，本公开设 及数据存储系统的自适应错误纠正码。
技术介绍
非易失性存储器阵列常常具有有限的耐久性。存储器阵列的耐久性通常视使用模 式和磨损而定。另外，耐久性取决于非易失性存储器阵列的特定类型。例如，与具有单层单 元（SLC)NAND介质的存储器阵列相比，具有多层单元（MLC)NAND介质的存储器阵列通常具 有较低的耐久性。为了保护存储到存储器阵列的用户数据免于可能由减少的耐久性而导致 的i化误，能够确定奇偶校验数据并且将奇偶校验数据与用户数据一起存储W便于错误检测 和/或错误纠正。【附图说明】现在参考下面的附图对实施本专利技术的各种特征的系统和方法进行描述，其中： 图1示出了根据本专利技术的一个实施例的自适应地编码数据的存储系统。 图2是示出了根据本专利技术的一个实施例的确定用于编码数据的编码参数的过程 的流程图。 图3是示出了根据本专利技术的一个实施例的低密度奇偶校验（LDPC)编码参数与 LDPC码字长之间关系的表。 图4A-4C是示出了根据本专利技术的一个实施例的已填充用户数据和奇偶校验数据 的图。[000引图5是示出了根据本专利技术的一个实施例的自适应码缩短的过程的流程图。 图6是示出了根据本专利技术的一个实施例的调整码率的过程的流程图。【具体实施方式】 尽管描述了某些实施例，但是该些实施例仅W示例的方式给出，而不是要限制保 护范围。实际上，本文所描述的新颖方法和系统可多种其他形式来实施。而且，可W进 行本文所描述的方法和系统的形式上的各种省略、替换和改变，而不会脱离保护范围。 在一些实施例中，本公开中所使用的"编码"数据指的是编码数据的过程和/或解 码数据的过程。 歷诸如固态硬盘等的存储系统通常包括与非易失性存储器阵列禪合的一个或多个 控制器。通常，该些控制器由一方设计/制造而非易失性存储器阵列由另一方设计/制造。 另外，来自不同制造商的存储器阵列往往具有不同的内部格式，包括不同的存储器页格式， 其中每个存储器页格式对应于多个存储器页大小中的一个。而且，由于成本和多种其他竞 争原因，存储系统制造商通常使用来自不同的制造商的存储器阵列。例如，存储系统制造商 可能在当前生产周期中使用一种品牌的存储器阵列，而在下一个生产周期中使用另一种品 牌的存储器阵列。此外，对于标价在不同的水平的不同的存储系统型号可W使用不同的存 储器阵列。 因此，常见的设计方法是；令存储系统包括一个或多个控制器，所述一个或多个控 制器具有多个专用的硬件、固件和/或软件W用于对从来自不同制造商的存储器阵列读取 的数据或写入到来自不同制造商的存储器阵列的数据进行编码/解码，而实际使用的该些 硬件、固件和/或软件的子集取决于在装配时或在最终设计阶段与（多个）控制器配对的 实际存储器阵列。结果是，存储系统可能包括多个控制器或额外的、不使用的硬件、固件和 /或软件W支持未包括在最终装配的存储系统中的一个或多个存储器阵列的多个存储器页 格式。 替代地，为减少包括在存储系统中的硬件、固件和/或软件的数量，能够将存储系 统和控制器构建为仅支持一个特定的、已知的、具有已知的存储器页大小的存储器页格式， 而不支持其他存储器页格式。然而，该样的方法限制了存储系统和控制器对其他类型的存 储器阵列的可用性，并且可能需要构建多个不同的存储系统和控制器W支持多个存储器阵 列类型。另外，在一些实例中，在设计/构建存储系统和控制器时，可能不知道存储器阵列 的存储器页格式。因此，期望有针对多个已知或未知的存储器存储格式自适应地编码数据 的改善的系统和方法。 在本专利技术的一些实施例中，存储系统包括控制器和非易失性存储器阵列，非易失 性存储器阵列具有多个存储器页，多个存储器页具有共同的存储器页大小。控制器确定非 易失性存储器阵列的共同的存储器页大小，并且基于该共同的存储器页大小从多个预定义 的码字长中选择码字长，例如低密度奇偶校验（LDPC)码字长。通过选择性地使用适当的码 字长（从多个预定义的码字长中选择）和对应的编码参数，控制器使用至少一些共同的硬 件、固件和/或软件来支持多个已知的或未知的存储器页格式。因而，控制器能够选择性地 调节其操作，所W控制器能够与不同制造商所制造的不同格式的存储器阵列配对。 在一些实施例中，随着部分地由于存储器阵列的使用而引起存储器页、块或非易 失性存储器阵列的管巧老化和/或逐渐耗尽，存储设备的控制器调整用于编码用户数据的 编码参数。调整编码参数的机制使控制器能够支持随着时间推移每单元数据的附加奇偶校 验，从而随着存储器阵列的质量（例如，数据保持能力）降低而改善错误纠正或错误检测能 力。此外，调整编码参数的机制便于平衡由每单元数据的附加奇偶校验所引起的解码时间 与由附加奇偶校验数据所引起的错误纠正或错误检测益处。另外，控制器能够存储针对存 储器页、块或存储器阵列的管巧所调整的编码参数，W准许不同的码率或奇偶校验率适于 不同的存储器页、块或管巧。[001引系统概巧图1示出了根据本专利技术的一个实施例的自适应地编码数据的存储系统120。如所 示出的，存储系统120 (例如，混合硬盘、固态硬盘等）包括控制器130和非易失性存储器阵 列140,非易失性存储器阵列140包括一个或多个存储块，标识为块"A" 142 -直到块"N"。 每个块包括多个闪存页（F页）。例如，图1中的块A142包括多个F页，标识为F页A153、 F页B-直到F页N。在一些实施例中，每个叩页"是在非易失性存储器阵列140中能够在 单个操作中或作为单元来编程的存储单元的最小组。此外，每个F页包括多个错误纠正码 页巧页）。在所示出的实施例中，每个F页包括被示出为四个方框的四个E页，包括E页 144。其他实施例可W采用W不同方式定义的F页或E页，或者每个F页可W包括多于或少 于四个E页。 控制器130可W从主机系统110中的存储接口模块112(例如，设备驱动）接收数 据和/或存储访问命令。由存储接口 112所传送的存储访问命令能够包括由主机系统110 所发布的写入命令和读取命令。命令能够指定存储系统120中的逻辑块地址，并且控制器 130能够在非易失性存储器阵列140中执行所接收的命令。在混合硬盘中，除了非易失性存 储器阵列140外，数据还可W存储在磁介质存储部件（图1中未示出）中。 存储系统120能够存储从主机系统110接收的数据，W使得存储系统120能够充 当主机系统110的存储装置。为了便于该功能，控制器130能够实施逻辑接口。逻辑接口 能够W其中能够存储数据的一组逻辑地址（例如，连续地址）的形式向主机系统110呈现 存储系统存储器。在内部，控制器130能够将逻辑地址映射到非易失性存储器阵列140和 /或其他（多个）存储器模块中的多种物理存储器地址。 控制器130包括编码器模块132。在一个实施例中，编码器模块132确定编码参 数W用于对从非易失性存储器阵列140中的存储器页（例如，E页）读取的数据（例如，用 户数据）或写入到存储器页的数据进行解码/编码。编码参数能够用于：对从非易失性存 储器阵列140读取的用户数据进行解码，对存储到非易失性存储器阵列140的用户数据进 行编码，W及诸如错误检测或错误纠正等的其他本文档来自技高网...
【技术保护点】
一种固态存储系统，包括：非易失性存储器阵列，所述非易失性存储器阵列包括多个存储器页，每个存储器页具有共同的存储器页大小；以及控制器，所述控制器被配置为：确定所述非易失性存储器阵列的所述共同的存储器页大小；从多个预定义的低密度奇偶校验(LDPC)码字长中选择LDPC码字长，所述LDPC码字长的大小等于或大于所述非易失性存储器阵列的所述共同的存储器页大小；以及至少部分地基于所述LDPC码字长来确定LDPC编码参数以用于对写入到所述非易失性存储器阵列的一个或多个存储器页的数据或从所述一个或多个存储器页中读取的数据进行编码，其中，所述控制器被配置为使用所述多个预定义的LDPC码字长来支持多个非易失性存储器页格式，并且被配置为支持这样的存储器页格式：其中所述共同的存储器页大小不等于所述多个预定义的LDPC码字长中的任何LDPC码字长。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：G·陆，
申请(专利权)人：西部数据技术公司，
类型：发明
国别省市：美国;US
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