一种半导体存储器件包括层叠在衬底之上并且彼此串联耦接的多个正常存储器单元、串联耦接的多个选择晶体管、以及耦接在所述多个正常存储器单元与所述多个选择晶体管之间的一个或多个虚设存储器单元，其中所述多个选择晶体管包括第一选择晶体管和第二选择晶体管，并且所述第一选择晶体管相邻于所述虚设存储器单元并且具有比所述第二选择晶体管低的阈值电压。
【技术实现步骤摘要】
【专利说明】半导体存储器件及包括其的系统相关申请的交叉引用本申请主张2014年2月4日申请的申请号10-2014-0012682的韩国专利申请的优先权，所述申请的整个公开通过引用整体并入此文。
本专利技术的各种示例性实施例总体而言涉及一种电子设备，并且更具体而言是涉及一种半导体存储器件以及一种包括半导体存储器件的系统。
技术介绍
半导体存储器件是以诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或是磷化铟(InP)的半导体来体现。半导体存储器件被归类为易失性存储器件以及非易失性存储器件。易失性存储器件在电源切断时会失去所储存的数据。易失性存储器件的例子包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)以及同步DRAM(SDRAM)。非易失性存储器件可以保持所储存的数据，而不论电源的通/断状况如何。非易失性存储器的例子包括只读存储器(ROM)、掩蔽型ROM (MROM)、可编程ROM (PROM)、可擦除的可编程ROM(EPROM)、电性可擦除且可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM (MRAM)、电阻性RAM (RRAM)以及铁电RAM (FRAM)。快闪存储器可以被归类为NOR型存储器以及NAND型存储器。近来，为了改善半导体存储器件中的集成度，已经对具有三维阵列结构的半导体存储器件进列了研宄。
技术实现思路
本专利技术的示例性实施例是针对于改善包括三维存储器单元阵列的半导体存储器件中的编程操作的可靠性。根据本专利技术的一实施例的一种半导体存储器件可以包括层叠在衬底之上并且彼此串联耦接的多个正常存储器单元、串联耦接的多个选择晶体管、以及耦接在所述多个正常存储器单元与所述多个选择晶体管之间的一个或多个虚设(du_y)存储器单元，其中所述多个选择晶体管包括第一选择晶体管和第二选择晶体管，并且所述第一选择晶体管相邻于所述虚设存储器单元并且具有比所述第二选择晶体管低的阈值电压。所述第一选择晶体管的阈值电压可以低于接地电压，并且所述第二选择晶体管可以具有高于所述接地电压的电压。所述第一选择晶体管的阈值电压可以对应于擦除状态。在编程操作期间单一电压可以施加至所述多个选择晶体管。低于施加至所述多个正常存储器单元的电压的虚设字线电压可以在所述编程操作期间施加至所述一个或多个虚设存储器单元，并且施加至所述多个选择晶体管的所述单一电压可以低于所述虚设字线电压。虚设字线电压可以在编程操作期间施加至虚设存储器单元，并且所述虚设字线电压随着对应的虚设存储器单元越靠近所述多个选择晶体管而降低。低于所述虚设字线电压的电压可以施加至所述多个选择晶体管。根据本专利技术的另一实施例的一种半导体存储器件可以包括层叠在衬底之上并且串联耦接的多个正常存储器单元、串联耦接的多个选择晶体管、以及耦接在所述多个正常存储器单元与所述多个选择晶体管之间的一个或多个虚设存储器单元，其中所述多个选择晶体管包括第一选择晶体管，以及所述第一选择晶体管相邻于所述虚设存储器单元并且具有低于接地电压的阈值电压。根据本专利技术的一实施例的一种编程半导体存储器件的方法可以包括施加虚设字线电压至虚设存储器单元；以及施加低于所述虚设字线电压的电压至多个选择晶体管。根据本专利技术的又一实施例的一种半导体存储器件可以包括层叠在衬底之上的多个正常存储器单元群组、形成在所述多个正常存储器单元群组上的一个或多个虚设存储器单元群组、以及依序形成在所述虚设存储器单元群组上的多个选择晶体管群组，其中所述多个选择晶体管群组包括第一选择晶体管群组和第二选择晶体管群组，以及所述第一选择晶体管群组的选择晶体管相邻于所述虚设存储器单元群组并且具有低于所述第二选择晶体管群组的选择晶体管的阈值电压。【附图说明】图1是描绘一种半导体存储器件的框图；图2是描绘图1中所示的存储器单元阵列的框图；图3是描绘图2中所示的存储块的电路图；图4是描绘图2中所示的存储块的电路图；图5是展示根据本专利技术的一实施例的选择晶体管的阈值电压状态的表；图6是描绘一种设定选择晶体管以具有图5中所示的阈值电压状态的方法的流程图；图7描绘在一种根据本专利技术的一实施例的半导体存储器件的编程方法中被施加至选择线的电压；图8是描绘单元存储串的沟道层在图7中所示的编程操作期间的电位分布的图；图9是描绘当相邻于虚设存储器单元的近选择晶体管具有编程状态时的沟道层的电位分布的图；图10是描绘当图8中所示的第一漏极选择晶体管以及第三源极选择晶体管被虚设存储器单元所替代时的沟道层的电位分布的图；图11是描绘一种包括图1中所示的半导体存储器件的存储系统的框图；图12是描绘在图11中所示的存储系统的应用例子的框图；以及图13是描绘一种包括图12中所示的存储系统的计算系统的框图。【具体实施方式】在以下，本专利技术的各种示例性实施例将会参考所附的附图来被详细地描述。所述附图是被提供以使得本领域技术人员能够根据本专利技术的示例性实施例来制造和利用本专利技术。在整个公开中，附图标记直接对应到在本专利技术的各种图和实施例中相似编号的部件。亦应注意的是，在此说明书中，〃连接/耦接〃是指构件不只是直接耦接另一构件，而且亦指经由中间的构件以间接耦接另一构件。此外，只要不是有明确地说，单数形式可以包括复数形式，并且反之亦然。应该容易理解到的是，在本公开中的〃上〃以及〃之上〃的意义应该以最广泛的方式解释，使得〃上〃不只表示直接在某物〃上〃，而且亦表示有中间特征或层介于其间地在某物〃上〃，并且〃之上〃不只表示直接在某物的顶部上，而且亦表示有中间特征或是层介于其间地在某物的顶部上。图1是描绘一种半导体存储器件100的框图。参照图1，半导体存储器件100可以包括存储器单元阵列110、地址解码器120、电压发生器130、读取与写入电路140以及控制逻辑150。存储器单元阵列110可以经由行线RL来耦接至地址解码器120。存储器单元阵列110可以经由位线BL来耦接至读取与写入电路140。存储器单元阵列110可以包括多个存储块。存储块的每一个可以包括多个单元存储串。单元存储串的每一个可以包括多个层叠在衬底之上的存储器单元。根据一实施例，多个存储器单元可以是非易失性存储器单元。根据一实施例，多个存储器单元的每一个可以是单电平的单元、或是多电平的单元。存储器单元阵列110将会在以下参考图2至4来被详细地描述。地址解码器120可以经由行线RL来耦接至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线以及公共源极线。根据一实施例，行线RL可以进一步包括选择线。地址解码器120可以在控制逻辑150的控制下驱动行线RL。地址解码器120可以从控制逻辑150接收地址ADDR。根据一实施例，在编程操作以及读取操作期间，地址ADDR可以包括块地址以及行地址。地址解码器120可以解码接收到的地址ADDR中的块地址。地址解码器120可以根据经解码的块地址来选择单个存储块。地址解码器120可以解码接收到的地址ADDR中的行地址。地址解码器120可以响应于经解码的行地址来施加由电压发生器130所提供的编程电压至选中的存储块的选中的字线，并且响应于经解码的行地址以施加由电压发生器130所提供的通过电压至选中的存储块的未选中的字线。根据一实施例，在擦除操作期间，地址本文档来自技高网...
【技术保护点】
一种半导体存储器件，包括：多个正常存储器单元，层叠在衬底之上并且彼此串联耦接；串联耦接的多个选择晶体管；以及一个或多个虚设存储器单元，耦接在所述多个正常存储器单元与所述多个选择晶体管之间，其中，所述多个选择晶体管包括第一选择晶体管和第二选择晶体管，以及其中，所述第一选择晶体管相邻于所述虚设存储器单元，并且具有低于所述第二选择晶体管的阈值电压。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：安尙太，曺圭锡，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR
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