一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明专利技术的半导体器件包括晶体管，其中所述晶体管的沟道区包括非掺杂沟道区、基础掺杂区以及阈值电压设置区，可以减小交叠电容，并改善耗尽型沟道的迁移率和阈值电压变化，最终提高整个半导体器件的性能。本实施例的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及。
技术介绍
在半导体
中，为了改善耗尽型沟道的电导率同时保持甚至进一步减小晶体管的阈值电压变化和结泄漏，迫切需要对传统的场效应晶体管(field effecttransistor, FET)器件进一步进行重新设计(re-engineering)。这些改进对进一步降低功率消耗和同时提高半导体芯片特别是射频前端模块器件的性能非常有效，其中，射频前端模块器件需要在高于GHz的更高的工作频率下具有更加严格的器件性能以及放大的功率。在传统的场效应晶体管的栅极下方形成进一步加深的非掺杂耗尽型沟道，作为提高栅极下方的耗尽型沟道的导电率以及沟道迁移率的最有效的方式之一，已经被业界所熟知多年。此外，在未掺杂的耗尽型沟道下方形成晶体管阈值控制掺杂层(thresholdcontrol dopant layer),被认为对实质上降低阈值电压变化是有效的，同时,在晶体管的阈值控制掺杂层下方形成高浓度掺杂区域可以改善体接地或体偏置(body grounding orbias)。然而，在传统的半导体制造工艺中，在FET下方形成这样的加深的非掺杂耗尽型沟道，必须在通过向体硅衬底进行离子注入形成高浓度掺杂区和晶体管的阈值控制掺杂层之后采取注入后(post-doping)外延沉积工艺。为了减小对热预算的影响，尤其是减小在外延生长过程中来自晶体管阈值电压控制掺杂层和高浓度掺杂区域的掺杂物扩散到非掺杂的外延层的影响，这些注入后外延沉积工艺需要对外延工艺的温度和时间进行严格的控制。鉴于现有技术中的以上问题，本专利技术提出一种新的具有加深的非掺杂耗尽型沟道的晶体管器件以及该半导体器件的制造方法。
技术实现思路
针对现有技术的不足，本专利技术提出一种新的具有加深的非掺杂耗尽型沟道(deepened deplet1n channel)的半导体器件以及该半导体器件的制造方法,可以减小交叠电容，并改善耗尽型沟道的迁移率和阈值电压变化。本专利技术实施例一提供一种半导体器件,包括基底介电层、位于所述基底介电层上的半导体衬底层以及位于所述半导体衬底层内部和表面的晶体管；其中，所述晶体管包括:位于所述半导体衬底层上的栅极介电层和位于所述栅极介电层上的栅极、位于所述半导体衬底层内且位于所述栅极两侧的源极和漏极，还包括:位于所述半导体衬底层内且位于所述栅极下方并延伸至所述源极和漏极的非掺杂沟道区，位于所述半导体衬底层内且位于所述非掺杂沟道区下方并延伸至所述源极和漏极的下方的基础掺杂区，以及位于所述半导体衬底层内且位于所述非掺杂沟道区与所述基础掺杂区之间并延伸至所述源极和漏极的下方的阈值电压设置区。可选地，所述基础掺杂区的掺杂类型与所述源极和漏极的掺杂类型相反，所述阈值电压设置区的掺杂类型与所述源极和漏极的掺杂类型相反，其中，所述阈值电压设置区的掺杂浓度低于所述基础掺杂区的掺杂浓度。可选地，所述基础掺杂区的掺杂浓度高于5 X 118原子/cm3。可选地，所述半导体器件还包括位于所述半导体衬底层内且位于所述基底介电层之上的阱区，其中，所述阱区的掺杂类型与所述源极和漏极的掺杂类型相反，并且掺杂浓度低于所述基础掺杂区的掺杂浓度。 可选地，所述半导体器件还包括位于所述半导体衬底层内的击穿抑制区，其中，所述击穿抑制区的掺杂类型与所述源极和漏极的掺杂类型相反，并且掺杂浓度低于所述基础掺杂区的掺杂浓度但高于所述阱区的掺杂浓度。可选地，所述半导体衬底层的材料为单晶硅，所述基底介电层的材料为氧化硅。可选地，所述基础掺杂区到所述栅极介电层的距离大于等于0.1Lg小于等于2.0Lg，其中Lg表示栅极的长度。可选地，所述半导体器件还包括位于所述晶体管周围并将所述晶体管侧面绝缘的浅沟槽隔离，其中，所述浅沟槽隔离与所述基底介电层紧密接触。可选地，所述半导体器件还包括位于所述基底介电层与所述半导体衬底层的交界位置处的界面掺杂层，其中所述界面掺杂层至少包括极性掺杂物和中性掺杂物。可选地，所述中性掺杂物为氩。可选地，所述阈值电压设置区还包括用于防止所述阈值电压设置区与所述基础掺杂区中的掺杂物扩散的扩散抑制掺杂物。可选地，所述扩散抑制掺杂物包括碳。可选地，所述半导体器件还包括:位于半导体衬底层上的至少一个层间介电层以及位于所述层间介电层内的互连结构。本专利技术实施例二提供一种半导体器件的制造方法，所述方法包括:步骤SlOl:提供自下而上包括承载衬底、缓冲层、半导体衬底层的第一半导体衬底，在所述半导体衬底层内形成与所述缓冲层相连的浅沟槽隔离，在所述半导体衬底层的第一表面之上形成栅极介电层以及位于其上的栅极，并通过离子注入在所述半导体衬底层内形成位于所述栅极两侧的源极和漏极；步骤S102:去除所述承载衬底和所述缓冲层；步骤S103:通过离子注入在所述半导体衬底层内形成延伸至所述源极和漏极的下方的阈值电压设置区以及位于所述阈值电压设置区上方且位于所述源极和所述漏极之间的非掺杂沟道区；并通过离子注入在所述半导体衬底层内形成位于所述阈值电压设置区下方的基础掺杂区；步骤S104:在所述半导体衬底层的与第一表面相对的第二表面上形成基底介电层。可选地，所述基础掺杂区的掺杂类型与所述源极和漏极的掺杂类型相反，所述阈值电压设置区的掺杂类型与所述源极和漏极的掺杂类型相反，其中，所述阈值电压设置区的掺杂浓度低于所述基础掺杂区的掺杂浓度。可选地，所述基础掺杂区的掺杂浓度高于5 X 118原子/cm3。可选地，在所述步骤S103中，在形成所述基础掺杂区之后还包括从所述半导体衬底层的第二表面对所述半导体衬底层进行快速热退火的步骤。可选地，在所述步骤S103与所述步骤S104之间还包括步骤S1034:通过离子注入在所述半导体衬底层的下表面形成界面掺杂层，其中所述界面掺杂层至少包括极性掺杂物和中性掺杂物。可选地，在所述步骤SlOl与所述步骤S102之间还包括如下步骤:步骤S10121:在所述半导体衬底层的第一表面上形成至少一个层间介电层以及位于所述层间介电层内的用于连接所述栅极、源极和漏极的互连结构；步骤S10122:在所述半导体衬底层的第一表面一侧接合第二半导体衬底。可选地，在所述步骤S104之后还包括步骤S105:形成至少贯穿所述基底介电层与所述半导体衬底层的硅通孔，并在所述基底介电层的下表面形成与所述硅通孔相连的水平互连组件。本专利技术的半导体器件包括晶体管，其中所述晶体管的沟道区包括非掺杂沟道区、基础掺杂区以及阈值电压设置区，可以减小交叠电容，并改善耗尽型沟道的迁移率和阈值电压变化，最终提高整个半导体器件的性能。本实施例的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。【附图说明】本专利技术当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括基底介电层、位于所述基底介电层上的半导体衬底层以及位于所述半导体衬底层内部和表面的晶体管；其中，所述晶体管包括：位于所述半导体衬底层上的栅极介电层和位于所述栅极介电层上的栅极、位于所述半导体衬底层内且位于所述栅极两侧的源极和漏极，还包括：位于所述半导体衬底层内且位于所述栅极下方并延伸至所述源极和漏极的下方的非掺杂沟道区，位于所述半导体衬底层内且位于所述非掺杂沟道区下方并延伸至所述源极和漏极的下方的基础掺杂区，以及位于所述半导体衬底层内且位于所述非掺杂沟道区与所述基础掺杂区之间并延伸至所述源极和漏极的下方的阈值电压设置区。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄河，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31