纳米尺度模板结构上的Ⅲ族‑N晶体管制造技术

本发明专利技术描述了纳米尺度模板结构上的Ⅲ族‑N晶体管。Ⅲ‑N半导体沟道形成在Ⅲ‑N过渡层上，Ⅲ‑N过渡层形成在诸如鳍状物侧壁的硅模板结构的(111)或(110)表面上。在实施例中，硅鳍状物具有可与Ⅲ‑N外延膜厚度相比拟的宽度，以实现更兼容的晶种层，允许较低的缺陷密度和/或减小的外延膜厚度。在实施例中，过渡层为GaN并且半导体沟道包括铟(In)，以增大半导体沟道的导带与硅鳍状物的导带的偏离。在其它实施例中，鳍状物是牺牲性的并且在晶体管制造期间被去除或氧化，或者通过其它方式被转换成电介质结构。在采用牺牲鳍状物的某些实施例中，Ⅲ‑N过渡层和半导体沟道大体上是纯GaN，允许击穿电压高于存在硅鳍状物的情况下可维持的击穿电压。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例总体上涉及微电子器件和制造，并且更具体地涉及III族-N晶体管架构。
技术介绍
移动计算(例如，智能电话和平板电脑)市场受益于较小的部件形状因子和较低的功耗。因为用于智能电话和平板电脑的当前平台解决方案依赖于安装到电路板上的多个封装集成电路(IC)，因此限制了进一步缩放到更小且功率效率更高的形状因子。例如，除了单独的逻辑处理器IC之外，智能电话将包括单独的功率管理IC(PMIC)、射频IC(RFIC)和WiFi/蓝牙/GPS 1C。片上系统(SoC)架构提供缩放的优点，这是板级部件集成无法比拟的。尽管逻辑处理器IC可能自身被视为集成有存储器和逻辑功能的片上系统(SoC)，但是用于移动计算平台的更广泛的SoC解决方案仍然让人难以理解，因为PMIC和RFIC在高电压、高功率和高频率中的两个或更多下进行操作。这样一来，常规移动计算平台通常利用不兼容的晶体管技术，这是针对由PMIC和RFIC执行的不同功能而定制的。例如，PMIC中通常采用横向扩散硅MOS (LDMOS)技术来管理电压转换和功率分配(包括升压和/或降压转换的电池电压调节等)。RFIC中通常利用诸如GaAs异质结双极晶体管(HBT)的II1- V族化合物半导体来在GHz载波频率下产生足够的功率放大。实施CMOS技术的常规硅场效应晶体管则需要用于移动计算平台内的逻辑和控制功能的第三种晶体管技术。除了在移动计算平台中的各种IC之间不兼容的基础半导体材料之外，用于PMIC中的DC到DC转换开关的晶体管设计通常与用于RFIC中的高频功率放大器的晶体管设计不兼容。例如，硅的相对低的击穿电压要求DC到DC转换器开关中的源极到漏极的分开比功率放大器晶体管可允许的大得多，功率放大器晶体管根据载波频率而需要超过20GHz、最高可达500GHz的Ft (例如，WPAN为60GHz并且因此晶体管需要比60GHz大很多倍的Ft)。这种不同晶体管级设计要求使得各种晶体管设计的制造工艺各不相同并且难以集成到单一工艺中。因此，尽管用于集成PMIC和RFIC功能的移动计算空间的SoC解决方案对于改善可缩放性、降低成本和提高平台功率效率具有吸引力，但SoC解决方案的一个障碍是缺乏具有足够的速度(即，足够高的增益截止频率Ft)和足够高的击穿电压(BV)的可缩放晶体管技术。III族-氮化物(II1-N)器件为PMIC和RFIC功能与CMOS的集成提供了有希望的途径，因为可以获得高BV和Ft。然而，至少出于可能导致器件层中的高缺陷密度和较差器件性能的显著的晶格失配和热膨胀失配的原因，硅衬底上的异质外延II1-N材料堆叠体提出了技术挑战。因此能够提供器件层中的减小的缺陷密度的技术和外延半导体堆叠体架构是有利的。【附图说明】通过说明而非限制的方式示出了本专利技术的实施例，并且在结合附图参考以下【具体实施方式】时，可以更充分地理解本专利技术的实施例，在附图中:图1是根据本专利技术的实施例的示出制造II1-N场效应晶体管(FET)的方法的流程图；图2A、2B和2C示出了根据实施例的在衬底上执行图1中的方法的操作时的等距视图；图3A、3B和3C示出了根据实施例的在执行图1中的方法的特定操作之后的穿过图2C中所示的平面的截面图；图4A、4B和4C示出了根据实施例的穿过II1-N FET的沟道区的截面；图5是根据本专利技术的实施例的移动计算设备的III族-N SoC实施方式的功能框图；以及图6示出了根据本专利技术的一种实施方式的计算设备的功能框图。【具体实施方式】在以下描述中，阐述了许多细节，然而，对于本领域技术人员而言显而易见的是，在没有这些具体细节的情况下也可以实践本专利技术。在一些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以避免使本专利技术难以理解。在整个说明书中，对“实施例”的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本专利技术的至少一个实施例中。因此，在整个说明书中的各处出现的短语“在实施例中”不一定指代本专利技术的同一个实施例。此外，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要这两个实施例彼此不互斥。术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合或相互作用(例如，如在因果关系中)。本文中使用的术语“在…之上”、“在…之下”、“在….之间”和“在…上”指代一个材料层相对于其它层的相对位置。像这样，例如，设置在一个层之上或之下的另一个层可以与该层直接接触，或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触，或可以具有一个或多个中间层。相比之下，第二层“上”的第一层与该第二层直接接触。本文中描述的是形成在诸如硅鳍状物侧壁之类的模板锚上的II1-NM0SFET的实施例，以实现II1-N器件层中的减小的缺陷密度。在实施例中，II1-N过渡层形成在兼容晶体硅鳍状物的侧壁的(111)或(110)表面上。II1-N半导体沟道还形成在过渡层上。在某些实施例中，半导体沟道包括铟(In)，以增大半导体沟道的导带与模板锚材料的导带的偏离。在其它实施例中，兼容晶体硅鳍状物是牺牲性的并且在II1-N外延之后的晶体管制造期间被移除或氧化，或者以其它方式转换成电介质锚。在采用牺牲性的兼容外延模板或心轴的特定实施例中，III _N半导体沟道大体上是纯GaN。在去除晶体娃外延心轴时，可以由II1-N晶体管来维持较高击穿电压。在实施例中，本文中描述的高电子迀移率FET用于将RFIC与PMIC集成以实现高电压和/或高功率电路的SoC解决方案中。利用本文中描述的晶体管结构，SoC解决方案可以为产品提供移动计算平台所需的特定电流和功率要求。快速开关高电压晶体管能够应对高输入电压摆动并且在RF频率下提供高功率附加效率。在实施例中，本文中描述的II1-N晶体管架构与诸如平面和非平面硅CMOS晶体管技术之类的IV族晶体管架构单片集成。在特定实施例中，本文中描述的II1-N晶体管用于将高功率无线数据传输和/或高电压功率管理功能与低功率COMS逻辑数据处理集成的SoC架构中。适合于宽带无线数据传输应用的高频率操作是可能的，而使用大带隙II1-N材料还提供了高BV，从而能够为无线数据传输应用产生足够的RF输出功率。高Ft/Fmax和高电压能力的这种组合还使本文中描述的II1-N FET架构能够用于利用减小尺寸的电感元件的DC到DC转换器中的高速开关应用。由于功率放大和DC到DC开关应用都是智能电话、平板电脑和其它移动平台中的关键功能块，所以本文中描述的结构可以用在用于这种设备的SoC解决方案中。图1是根据本专利技术的实施例的示出制造II1-N场效应晶体管(FET)的方法101的流程图。图2A、2B和2C示出了根据实施例的在衬底上执行图1中的方法的操作时的等距视图。通常，方法101需要在结构化的纳米尺度模板锚上外延生长II1-N半导体晶体本文档来自技高网...

【技术保护点】
一种设置在硅衬底上的Ⅲ‑N场效应晶体管(FET)，所述FET包括：设置在所述衬底之上的锚；第一Ⅲ族‑N器件层堆叠体和第二Ⅲ族‑N器件层堆叠体，二者由所述锚物理分开，并且每个堆叠体的c轴沿相反方向从所述锚延伸并且大体上平行于所述衬底的表面平面；以及设置在所述Ⅲ‑N器件层堆叠体之上的栅极堆叠体，其用于控制所述Ⅲ‑N器件层堆叠体中的每一个中的沟道半导体层的电导率，其中，所述沟道半导体层具有偏离所述锚材料的导带。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：H·W·田，S·达斯古普塔，M·拉多萨夫列维奇，B·舒金，S·K·加德纳，S·H·宋，R·S·周，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US