晶体管的形成方法技术

一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有应力层；在所述应力层内掺杂阻挡离子以形成阻挡层，所述阻挡层到应力层表面具有预设距离；采用自对准硅化工艺使位于所述阻挡层表面的部分应力层形成电接触层，所述电接触层的材料内包括第一金属元素，所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散。所形成的晶体管的载流子迁移率得到的提高、漏电流减少、性能提高。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种。
技术介绍
随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提闻，晶体管的驱动电流提闻，则晶体管中的漏电流减少，而提闻载流子迁移率的一个关键要素是提闻晶体管沟道区中的应力，因此提闻晶体管沟道区的应力可以极大地提闻晶体管的性能。现有技术提高晶体管沟道区应力的一种方法为:在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为娃错(SiGe),由于娃错和娃具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅(SiC)，由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提闻NMOS晶体管的性能。图1是现有技术一种具有应力层的晶体管的剖面结构示意图，包括:衬底100 ;位于衬底100表面的栅极结构101 ;位于栅极结构101两侧衬底100内的应力层102，所述应力层102的侧壁具有顶角，所述顶角向栅极结构101底部的衬底100内延伸，所述应力层102的侧壁相对于衬底100表面呈“ Σ ”形；位于栅极结构101两侧应力层102和衬底100内的源区和漏区(未示出)；位于应力层表面的导电插塞103，用于与源区和漏区电连接。其中，当晶体管为PMOS晶体管时，应力层的材料为硅锗；当晶体管为NMOS晶体管时，应力层的材料为碳化娃。然而，在现有技术的具有应力层的晶体管中，沟道区的载流子迁移率得到的提高有限，所述晶体管抑制漏电流的能力有限。
技术实现思路
本专利技术解决的问题是提供一种，提高晶体管沟道区的载流子迁移率，抑制晶体管的漏电流。为解决上述问题，本专利技术提供一种，包括:提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有应力层；在所述应力层内掺杂阻挡离子以形成阻挡层，所述阻挡层到应力层表面具有预设距离；采用自对准硅化工艺使位于所述阻挡层表面的部分应力层形成电接触层，所述电接触层的材料内包括第一金属元素，所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散。可选的，所述阻挡离子包括碳离子；形成所述阻挡层的工艺包括:对所述应力层进行第二离子注入工艺，所述第二次离子注入工艺掺杂的离子为碳离子，所述碳离子的注入深度为预设深度。可选的，所述第二次离子注入工艺参数包括:注入能量为IKeV?1KeV,掺杂浓度为lE14atom/cm3?5E15atom/cm3,注入角度垂直于衬底表面。可选的，所述阻挡离子还包括锗离子；形成所述阻挡层的工艺还包括:对所述应力层进行第一次离子注入工艺，所述第一次离子注入工艺掺杂的离子为锗离子，所述锗离子的注入深度为预设深度，所述第一次离子注入工艺为非晶化前注入工艺。可选的，所述第一次离子注入工艺参数包括:注入能量为2KeV?20KeV，掺杂浓度为lE14atom/cm3?5E15atom/cm3,注入角度垂直于衬底表面。可选的，所述第一金属元素为铜、钨或铝。可选的，所述自对准硅化工艺包括:在衬底表面形成第二掩膜层，所述第二掩膜层至少暴露出应力层表面；在所述第二掩膜层和应力层表面形成金属层；采用退火工艺使金属层内的金属原子向应力层内扩散，在阻挡层表面形成电接触层；在所述退火工艺之后，去除剩余的金属层。可选的,所述金属层的材料包括第一金属兀素。可选的，当所述第一金属元素为铝时，所述铝原子在金属层内的原子百分比浓度为 0.01% ?1%。可选的，所述金属层的材料还包括镍元素、钴元素中的一种或两种。可选的，当所述第一金属元素为铝时，所述电接触层的材料为Ni (Al) S1、Co(Al) Si中的一种或两种。可选的，所述应力层的材料包括碳化硅，所述栅极结构用于形成NMOS晶体管。可选的，所述应力层的形成工艺包括:在衬底和栅极结构表面形成第一掩膜层，所述第一掩膜层暴露出栅极结构两侧的部分衬底表面；以所述第一掩膜层刻蚀所述衬底，在衬底内形成开口 ；采用选择性外延沉积工艺在所述开口内形成应力层。可选的，所述开口的侧壁相对于衬底表面方向垂直，所述开口的形成工艺为各向异性的干法刻蚀工艺。 可选的，所述开口的侧壁与衬底表面呈“ Σ ”形，所述开口的侧壁具有顶角，所述顶角向栅极结构底部的衬底内延伸，所述开口的形成工艺包括:以第一掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底，在衬底内形成开口，所述开口侧壁相对于衬底表面垂直；在所述各向异性的干法刻蚀工艺之后，以所述第一掩膜层为掩膜，采用各向异性的湿法刻蚀工艺刻蚀所述开口的侧壁和底部，使开口侧壁与衬底表面呈“ Σ ”形。可选的，所述栅极结构包括:位于衬底表面的栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧侧壁和衬底表面的侧墙。可选的，还包括:在形成阻挡层之前，在所述栅极结构两侧的应力层和部分衬底内形成源区和漏区。可选的，还包括:在形成电接触之后，在所述电接触层表面形成导电结构。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术的晶体管形成方法中，在采用自对准硅化工艺形成电接触层之前，在应力层内掺杂阻挡离子，以此在应力层内形成一层阻挡层，所述阻挡层能够防止后续用于形成电接触层的原子向应力层底部扩散。所述电接触层的材料内包括第一金属元素，而所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，因此所形成的电接触层的电阻率降低，能够提高所形成晶体管源区和漏区之间的电流，以提高沟道区的载流子迁移率，减少漏电流。然而，当所述第一金属元素的电阻率低于镍元素或钴元素的电阻率时，所述第一金属元素的活性较强，在热环境下，易于在应力层内发生扩散，而所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散，使所述第一金属元素的原子集中于高于阻挡层的部分应力层内。因此，所形成的电接触层位于阻挡层表面，即所述阻挡层定义了所述阻挡层的厚度，能够防止因第一金属元素的原子发生扩散，保证了电接触层具有较低的电阻铝，而且所形成的电接触层的厚度均匀、且能够精确控制，有利于提高沟道区的载流子迁移率、减少漏电，所形成的晶体管性能提闻。进一步，所述阻挡层的形成工艺包括对所述应力层进行第二离子注入工艺，所掺杂的离子为碳离子，所述碳离子的注入深度为预设深度。所述碳离子能够填充于阻挡层所处的应力层晶格间隙内，当后续采用自对准硅化工艺形成电接触层时，能够阻挡用于形成电接触层的材料原子通过晶格间隙向应力层底部扩散，从而保证了用于形成电接触层的材料集中于高于阻挡层的部分应力层内，则所述电接触层位于阻挡层表面，所形成的电接触层电阻率低、厚度精确均匀、电性能稳定。进一步，在所述第二次离子注入工艺之前，还包括对所述本文档来自技高网...

【技术保护点】
一种晶体管的形成方法，其特征在于，包括：提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有应力层；在所述应力层内掺杂阻挡离子以形成阻挡层，所述阻挡层到应力层表面具有预设距离；采用自对准硅化工艺使位于所述阻挡层表面的部分应力层形成电接触层，所述电接触层的材料内包括第一金属元素，所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散。

【技术特征摘要】

【专利技术属性】
技术研发人员：周祖源，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31