制作薄膜晶体管的方法技术

一种用于制作底栅顶接触金属氧化物半导体薄膜晶体管的方法，该方法包括：-在基板上形成栅电极；-提供覆盖栅电极的栅介电层；-在栅介电层上沉积金属氧化物半导体层；-在金属氧化物半导体层上沉积金属层；-对所述金属层进行图案化以形成源极和漏极接触，其中对金属层进行图案化包括对该金属层进行干法蚀刻；以及然后对金属氧化物半导体层进行图案化。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】 专利
本专利技术技术涉及制作金属氧化物半导体薄膜晶体管的方法，更具体涉及制作金属 氧化物半导体底栅顶接触（bottom-gatetop-contact)薄膜晶体管的方法，还涉及由此获 得的薄膜晶体管。 技术背景 因为金属氧化物半导体能够在低加工温度下实现极佳的电性质，所以已发现 可应用于薄膜电子设备例如大面积显示器和电路中。例如，已经证明了使用无定形 镓-铟-锌-氧化物（a-GIZO)作为活性层的薄膜晶体管（TFT)。对于在显示器中使用无定 形金属氧化物半导体TFT底板来成功地替代传统的无定形SiTFT底板而言，实现优良的迀 移率（i〇和优良的阈值电压（VTH)控制是重要参数。 在用于制作底栅顶接触（BGTC)金属氧化物半导体薄膜晶体管的工艺中，经常使 用蚀刻停止层在进一步加工过程中保护金属氧化物半导体层免受等离子体破坏。在这样的 工艺中，在基板上提供栅极和栅介电层之后，在栅介电层上沉积金属氧化物半导体层并图 案化。接下来在金属氧化物半导体层上沉积蚀刻停止层，随后对该蚀刻停止层进行图案化。 然后沉积金属层并通过干法等离子体蚀刻进行图案化从而形成源极和漏极接触。在这种为 了限定源极和漏极接触而进行的图案化过程中，蚀刻停止层保护下方的金属氧化物半导体 层免受金属蚀刻加工可能导致的破坏。 在另一种工艺流程中，可通过采用湿法蚀刻工艺对金属氧化物半导体层顶上的金 属层进行图案化来避免使用蚀刻停止层。但是，要找到能在金属层和金属氧化物半导体层 之间提供优良的蚀刻选择性的蚀刻剂是一项挑战，这限制了能使用的材料组合。 专利技术概述 本专利技术的一个方面涉及制作优良的金属氧化物半导体薄膜晶体管的方法，其中通 过干法蚀刻对金属氧化物半导体层上的源极和漏极接触进行图案化，并且不需要使用蚀刻 停止层。 本专利技术的一个方面涉及制作底栅顶接触金属氧化物半导体薄膜晶体管的方法，其 中该方法包括在基板上形成栅电极，提供覆盖栅电极的栅介电层以及在栅介电层上沉积金 属氧化物半导体层。该方法还可包括：在金属氧化物半导体层上沉积金属层或金属层层叠； 以及对金属层或金属层层叠进行图案化以形成薄膜晶体管的源极和漏极接触，其中对金属 层或金属层层叠进行的图案化包括对金属层或金属层层叠进行干法蚀刻；以及然后（例如 随后直接）对金属氧化物半导体层进行图案化。所述方法还可包括额外的加工，例如沉积 钝化层和/或退火。退火步骤优选适宜于固化破坏，所述固化破坏可能是在器件制作和/ 或为获得优良钝化的过程中因为等离子体加工而导致的。 金属氧化物半导体层可例如是无定形IGZ0(铟镓锌氧化物）层。但是，本专利技术并 不限于此，可使用其他金属氧化物半导体层，例如InZnO、HfInZnO、SiInZnO、ZnO、CuO或SnO 层。 在根据本专利技术一个方面的方法中，在对金属氧化物半导体层上的金属层或金属层 层叠进行了图案化之后（即，在限定了源极和漏极接触之后）再对金属氧化物半导体层进 行图案化。采用这种工艺步骤顺序的优点是，与通过干法（等离子体）蚀刻在对金属层或金 属层层叠进行图案化之前先对金属氧化物半导体层进行图案化的工艺顺序相比，在金属干 法蚀刻过程中例如在薄膜晶体管的沟道区中破坏金属氧化物半导体层的风险可显著降低。 根据本专利技术一个方面的方法的优点是，不需要提供蚀刻停止层并对其进行图案 化，因此减少了所需的掩模数量，从而减少了工艺步骤数量并降低了制造成本。 根据本专利技术一个方面的方法的优点是，与使用蚀刻停止层的方法相比，减小了晶 体管尺寸，尤其是沟道长度。例如，根据基板尺寸和所用光刻工具，采用根据本专利技术一个 方面的方法能制作沟道长度约为2-5微米的晶体管，而在使用蚀刻停止层的现有技术方法 中，沟道长度的下限为约5-20微米。一般来说，与使用蚀刻停止层制作的薄膜晶体管相比， 沟道长度可减小3倍。因此，在显示器制作工艺中使用根据本专利技术一个方面的方法时，能形 成更紧凑的像素，能制作具有提高的分辨率的显示器。 根据本专利技术一个方面的方法的优点是，能制作具有优良特性的金属氧化物半导体 薄膜晶体管，例如优良的场效应迀移率（例如在约2-10〇Cm2/VS范围内）、低的1$电流（例 如低于约10pA)、和低的亚阈值斜率（例如低于约lV/10(decade))。 根据本专利技术一个方面的方法的优点是，能适应目前用于大规模生产无定形硅薄膜 晶体管和电路的现有制作生产线。更具体来说，根据本专利技术一些方面使用的制作步骤能在 用于无定形硅TFT的现有制造生产线中进行。这还意味着，采用根据本专利技术一些实施方式 的方法能在用于无定形硅TFT的现有制造生产线中生产金属氧化物TFT。 根据本专利技术一个方面的方法可有利地用于制作金属氧化物半导体薄膜晶体管阵 列，例如用于显示器的选择或驱动像素。 以上已经描述了本专利技术一些方面的某些目的和优点。当然应理解，不一定所有的 这些目的或优点都能根据本专利技术的任意【具体实施方式】实现。因此，例如，本领域技术人员将 认识到，体现或实行本专利技术的某方式可实现或优化如本文所述的一个优点或优点组合，而 不一定实现本文所述或暗示的其他目的或优点。而且，应理解本概述仅仅是一个示例，并非 意图限制本专利技术的范围。通过参考以下详细说明并结合附图，能最好地理解作为操作组织 形式和方法的本专利技术及其特征和优点。 附图简要描述 图1示出根据本专利技术一种实施方式的工艺顺序。 图2 (a)-2(e)说明根据本专利技术一种实施方式的方法。 图3显示一种具有通过金属掀离形成的源极和漏极接触的GIZ0薄膜晶体管（Lo Mo)以及一种具有沉积的源极和漏极接触并在不使用蚀刻停止层的情况下在GIZ0图案化 之后通过干法蚀刻图案化的GIZ0薄膜晶体管（DEMo)的测得的传输特性。 图4显示根据本专利技术一种实施方式的方法制作的GIZ0薄膜晶体管的测得的传输 特性。 图5显示根据本专利技术一种实施方式在6英寸基板上制作的GIZ0薄膜晶体管在阵 列的不同位置处测得的传输特性。 图6显示三种a-IGZOTFT的传输特性（Ves-IDS)的比较结果，这三种TFT分别用标 准BCE(先IGZO蚀刻再S/D蚀刻）、根据本专利技术一些方面的BCE工艺（先S/D蚀刻再IGZO蚀刻）、和传统掀离工艺进行了加工。 图7显示面积为500X500平方微米的MIS(具有a-IGZO)和MM(没有a-IGZO) 结构的电容量比较，显示差别小于5%。 图 8 (a)显示a-IGZOTFT(W/L= 70/10 微米 / 微米）的传输特性（VGS_IDS)在VGS =+12V和VDS= +12V时随着应力时间的变化，图8(b)显示a-IGZOTFT(W/L= 70/10微米 /微米）的传输特性（Ves-IDS)在Ves= -12V和VDS= 0V时随着应力时间的变化，图8 (c)显 示a-IGZOTFT的VTH位移在正向和负向随着应力时间的变化。 图9 (a)示出W/L= 55/5微米/微米的驱动TFT的传输（Ves-IDS)特性，图9 (b)示 出W/L= 55/5微米/微米的驱动TFT的输出（VDS-IDS)特性， 图9 (c)示出在150毫米PEN箔基板上测得的9个TFT的传输曲线（在VDS= 10V 时）。 在不同的附图中，使用相同的附图标记表示本文档来自技高网...

【技术保护点】
一种用于制作底栅顶接触金属氧化物半导体薄膜晶体管的方法，该方法包括：‑在基板上形成栅电极；‑提供覆盖所述栅电极的栅介电层；‑在所述栅介电层上沉积金属氧化物半导体层；‑在所述金属氧化物半导体层上沉积金属层或金属层层叠；‑对所述金属层或金属层层叠进行图案化以形成源极和漏极接触，其中对所述金属层或金属层层叠进行图案化包括对所述金属层或金属层层叠进行干法蚀刻；以及‑然后对所述金属氧化物半导体层进行图案化。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：M·纳格，S·斯台德，
申请(专利权)人：IMEC非营利协会，荷兰应用自然科学研究组织TNO，鲁汶天主教大学，
类型：发明
国别省市：比利时;BE