可减少掩膜数目的具有静电放电电路保护的半导体功率组件制造技术

本发明专利技术提供一种设置于一半导体衬底上的半导体功率组件，其包含有一设置于该半导体衬底顶面上的已图案化多晶硅层的一第一部份的静电放电（ESD）保护电路。这半导体功率组件更包含有一作为本体离子植入阻碍层的已图案化ESD多晶硅层的第二部分，以阻碍掺杂的本体离子进入位于该本体离子植入阻碍层下方的半导体衬底。在另一具体实施例中，位于半导体组件的边缘上的静电放电（ESD）多晶硅层更覆盖半导体组件边缘上的一切割道，由此于制作半导体组件时不再需要一钝化层，以减少图案化钝化层所需的掩膜。

【技术实现步骤摘要】
可减少掩膜数目的具有静电放电电路保护的半导体功率组件本案是分案申请原案名称：可减少掩膜数目的具有静电放电电路保护的半导体功率组件原案申请号：200880124096.5原案国际申请号：PCT/US2008/013638原案进入中国国家阶段日期：2010年06月30日原案国际申请日：2008年12月12日。
本专利技术为有关一种半导体功率组件的结构与制造方法，特别是指一种用以制造可减少掩膜数目的具有静电放电电路保护的半导体功率组件的改良结构，以利用简单的步骤与较低的成本来制作，提高产率与产品可靠度。
技术介绍
目前用以制作具有静电放电（ESD）电路保护的半导体功率组件的布局一直有一个限制就是现有技术的具有静电放电电路保护的金氧半场效率晶体管（MOSFET）组件的布局与层状结构需要应用七道掩膜来制作。这七道掩膜包含有一沟槽（trench）掩膜、一ESD掩膜、一本体（body）掩膜、一源极掩膜、一接触区（contact）掩膜、一金属掩膜与一钝化层（passivation）掩膜。因在制作过程中需要使用到这七道掩膜，因此制成步骤是相当繁琐且耗时的。随着制程上多使用一个掩膜时，将提高制程异常与产品缺陷的可能性，而降低生产成果。制作目前布局与层状结构的半导体功率组件时，制作成本的显着增加不仅是因为复杂的步骤与制程时间需求，也因为较多的掩膜导致较低的合格率。如图1A与图1B所示，其为现有技术半导体功率组件的剖视图与俯视图，此半导体功率组件例如是具有静电放电电路保护的MOSFET。特别是，图中所示的此现有技术层状结构的制程步骤与布局是需要一个本体掩膜来在边界区域形成一保护环。此外也需要一钝化层掩膜来形成一穿过钝化层的接触窗，以供封装连接，其中钝化层是覆盖晶粒边缘与切割道。因此，本专利技术遂针对上述现有技术的技术缺失，提供另一种可供选择的半导体功率组件的静电防护回路布局，以在不影响静电防护效能前提下，免除受到既有布局与层状结构的限制。此外，这新的布局可以减少掩膜的使用需求，因此简化制程步骤，达到降低成本，提高合格率、优良的性能与半导体功率组件的使用寿命可靠度。
技术实现思路
本专利技术的主要目的在提供一种可减少掩膜数目的具有静电放电电路保护的半导体功率组件，其由于在边界区域形成ESD保护电路与具有围绕于ESD结构周围的保护环，来改善半导体功率组件击穿。本专利技术的另一目的在于提供一种崭新且改良改布局的半导体功率组件上的ESD保护电路，其由于形成ESD保护电路于边界区域且利用ESD多晶硅层形成不同布局与层状结构，以作为本体阻碍掩膜，以达到由于移除一本体掩膜的需求，而简化制程步骤。由于移除使用一本体阻碍掩膜的需求，制程步骤被简化并且制程成本相对被降低，产品的合格率也被改善。先前所讨论的现有技术的技术问题由此也可被解决。在一具体实施例中，本专利技术的另一目的是ESD多晶硅层覆盖切割线与晶粒边缘，因此不在需要一钝化层掩膜。外部边界多晶硅在组件的角落是连接至衬底的外延层，以作为一电场板（fieldplate），避免多晶硅层在浮置电压下操作时所可能提早产生的边界击穿，因此使组件可在较高电压范围下操作。由于边界区域设置有浮置多晶硅片段组件，所以仅可于低电压下操作的电压限制因此也被解决。在一具体实施例中，本专利技术的另一目的是作为本体阻碍的外部边界多晶硅是图案化为若干个介于衬底的外延层与组件源极金属间且序列连接的二极管，由此多晶硅本体阻碍也作为具有穿过紧邻二极管的等级偏压的电场板，以进一步防止早期边界击穿。简单的说本专利技术的具体实施例中包含有一设于一半导体衬底上的半导体功率组件。此半导体功率组件包含有一静电放电（ESD）保护电路，其设置于一位于半导体衬底表面上的图案化ESD多晶硅层的第一部份。半导体功率组件更包含有该图案化ESD多晶硅层的第二部分，其作为一本体植入离子阻碍层，以阻碍植入的本体离子进入半导体衬底，由此减少本体植入掩膜。在一具体实施例中，位于半导体衬底表面上的静电放电（ESD）多晶硅层的第二部分更涵盖半导体组件边缘的切割道，由此半导体组件不再需要一钝化层，因此减少了图案化钝化层掩膜的需求。在另一具体实施例中，半导体功率组件更包含有一设置于半导体组件角落的金属接触区，以连接作为本体植入离子阻碍的ESD多晶硅层第二部分至漏极电压，由此在半导体功率组件内的本体离子阻碍是在非浮置电压下操作。在另一具体实施例中，位于半导体衬底表面上的静电放电（ESD）多晶硅层的第二部分更进一步图案化为若干个介于源极与衬底的外延层间且序列连接的二极管，以改善边界击穿电压。在另一具体实施例中，半导体功率组件更包含有一有源单元区域与一边界区域，其中设置于边界区域且在ESD多晶硅层的第一部份上的ESD保护电路是相对于半导体功率组件的有源单元区域。在另一具体实施例中，在ESD多晶硅层第一部份上的ESD保护电路更包含有二极管，其具有掺杂P型与N型的ESD多晶硅层的第一部份。半导体功率组件更包含有一MOSFET组件，其包含有一利用毯覆性本体植入所形成的本体区域与一被包围于本体区域内的源极区域，其中源极区域与ESD防护电路是同时利用一源极掩膜形成。在另一具体实施例中，半导体功率组件更包含有一MOSFET组件且该ESD保护电路更电性连接至MOSFET组件的栅极与源极。在另一具体实施例中，半导体功率组件更包含有一围绕ESD保护电路的保护环。在另一具体实施例中，在ESD多晶硅层的第一部份上ESD保护电路更包含有一电阻器片段。本专利技术也公开一种在半导体衬底上制作一半导体功率组件的方法。这个方法包含有沉积一静电放电（ESD）多晶硅层于半导体衬底的表面上，随后图案化此ESD多晶硅层成为一第一部份与一第二部分。这个方法更包含有在ESD多晶硅层的第一部份上形成一ESD保护电路并且利用ESD多晶硅层的第二部分作为本体离子植入阻碍，由此在此半导体组件的制作方法中将不再需要本体植入掩膜。在另一具体实施例中，在沉积静电放电（ESD）多晶硅层于半导体衬底表面上的步骤更包含有沉积ESD多晶硅层覆盖半导体组件边缘上切割道，由此在此半导体组件的制作方法中将不再需要钝化层，以省略图案化钝化层的掩膜的使用。在另一具体实施例中，此方法更包含有在半导体组件的角落形成一金属接触区，以电性连接作为本体离子植入阻碍的ESD多晶硅层第二部分至漏极电压，由此在半导体功率组件内，本体离子植入阻碍是在非浮置电压下进行操作。在另一具体实施例中，形成作为本体离子植入阻碍的ESD多晶硅层第二部分的方法更包含有图案化该ESD多晶硅层第二部分成为若干个P型与N型区域，以在半导体功率组件的源极与衬底的外延层间形成依序排列的紧邻二极管。在另一具体实施例中，在ESD多晶硅层的第一部份上形成ESD保护电路的步骤更包含有在相对于半导体功率组件的有源单元区域的边界区域上。在另一具体实施例，在ESD多晶硅第一部份形成ESD保护电路的步骤更包含有施加一毯覆式本体离子植入的本体掺杂植入的步骤，随后应用一源极掩膜覆盖ESD多晶硅层的第一部份的一部份与本体离子植入阻碍，并掺杂ESD多晶硅的第一部份，以在ESD多晶硅层的第一部分内形成P型与N型交替的多晶硅区域作为ESD二极管。在另一具体实施例中，在半导体功率组件形成ESD保护电路的步骤更包含有对具有ESD保护电路的MO本文档来自技高网...

【技术保护点】
一种于一半导体衬底上制作一半导体功率组件的方法，其特征在于，其包含有：于该半导体衬底上沉积一ESD多晶硅层并且图案化该ESD多晶硅层成为一第一部份与一第二部分；以及在该ESD多晶硅层的该第一部份内形成一ESD保护电路并且将该ESD多晶硅层的该第二部分作为一本体离子植入阻碍，由此在制作该半导体功率组件的制程方法中省略一本体植入掩膜；其中，所述的于一半导体衬底上制作一半导体功率组件的方法，更包含有：在沉积与图案化该ESD多晶硅层于该半导体衬底上的步骤前使用一沟槽掩膜来形成若干个沟槽；该沉积与图案化该ESD多晶硅层的步骤前更包含有沉积与图案化该ESD多晶硅层覆盖该半导体功率组件边缘上的切割道；以及在该沉积与图案化该ESD多晶硅层的步骤后，使用一源极掩膜、一接触区掩膜与一金属掩膜，来制作该半导体功率组件，由此整个制程步骤使用五个掩膜来达成。

【技术特征摘要】
2007.12.31 US 12/006,3981.一种于一半导体衬底上制作一半导体功率组件的方法，其特征在于，其包含有：于该半导体衬底上沉积一ESD多晶硅层并且图案化该ESD多晶硅层成为一第一部分与一第二部分；以及在该ESD多晶硅层的该第一部分内形成一ESD保护电路并且将该ESD多晶硅层的该第二部分作为一本体离子植入阻碍，由此在制作该半导体功率组件的制程方法中省略一本体植入掩膜；其中，所述的于一半导体衬底上制作一半导体功率组件的方法，更包含有：在沉积与图案化该ESD多晶硅层于该半导体衬底上的步骤前使用一沟槽掩膜来形成若干个沟槽；该沉积与图案化该ESD多晶硅层的步骤前更包含有沉积与图案化该ESD多晶硅层覆盖该半导体功率组件边缘上的切割道；以及在该沉积与图案化该ESD多晶硅层的步骤后，使用一源极掩膜、一接触区掩膜与一金属掩膜，来制作该半导体功率组件，由此整个制程步骤使用五个掩膜来达成；其中，利用该源极掩膜植入源极离子至源极区域与位于该ESD多晶硅层的该第一部分片段内的源极离子掺杂区域。2.如权利要求1所述的于一半导体衬底上制作一半导体功率组件的方法，其特征在于，其中：于该半导体衬底上沉积该ESD多晶硅层的步骤更包含有沉积该ESD多晶硅层覆盖该半导体组件边缘上的一切割道，由此在制作该半导体功率组件的制程方法中不在需要一钝化层，以省略形成该钝化层的掩膜。3.如权利要求1所述的于一半导体衬底上制作一半导体功率组件的方法，其特征在于，更包含有：于该半导...

【专利技术属性】
技术研发人员：安荷·叭剌，王晓彬，王薇，苏毅，丹尼尔·NG，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US