解码方法、存储器存储装置与存储器控制电路单元制造方法及图纸

本发明专利技术提供一种解码方法，存储器存储装置与存储器控制电路单元。此方法包括：根据第一读取电压读取多个存储单元以取得第一验证比特；根据第一验证比特来执行包含一机率解码算法的解码程序以产生多个第一解码比特，并利用第一解码比特判断是否解码成功；以及若解码失败，根据第二读取电压读取存储单元以取得第二验证比特，根据第二验证比特来执行解码程序以产生多个第二解码比特。其中第二读取电压不同于第一读取电压，并且第二读取电压的个数相同于第一读取电压的个数。藉此，可以提升更正错误的能力。

【技术实现步骤摘要】
解码方法、存储器存储装置与存储器控制电路单元
本专利技术是有关于一种解码方法，且特别是有关于一种可复写式非易失性存储器模块的解码方法、存储器存储装置与存储器控制电路单元。
技术介绍
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储介质的需求也急速增加。由于可复写式非易失性存储器模块（例如，闪速存储器）具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。一般来说，存储在可复写式非易失性存储器模块中的数据会加入一些错误更正码(errorcorrectingcode，简称：ECC)。以往错误更正码多使用代数解码算法，如（BCHcode），而目前机率解码算法，如低密度奇偶检查码(lowdensityparitycode，简称：LDPC)，则逐渐成熟。低密度奇偶检查码是使用一个稀疏矩阵(sparsematrix)来编码与解码。这个稀疏矩阵的零空间(nullspace)便包含了所有的有效码字(validcodeword)。这些有效码字之间的距离越大，则能够更正的比特个数越多。然而，这些有效码字之间的距离并不是固定的，因此，所能更正的比特个数也不是固定的。举例来说，在一个码字(codeword)中有4个比特发生了错误，并且对应的低密度奇偶检查码可以更正这些错误；但在同一个码字中，若有另外3个比特发生了错误，则对应的低密度奇偶检查码却可能无法更正这些错误。另外，使用不同的稀疏矩阵，低密度奇偶检查码的错误更正能力也会不相同。图1是现有技术中低密度奇偶检查码的错误率曲线图。请参照图1，横轴是原错误比特率(rawbiterrorrate，简称：RBER)，所指的是在解码前数据发生错误的比率；纵轴是不可更正的错误比特率(uncorrectablebiterrorrate，简称：UBER)，所指的是在解码以后发生错误的比率。曲线180代表的是第一矩阵，而曲线190代表的是第二矩阵。第一矩阵与第二矩阵有相同的大小，即用这两个矩阵所产生的码字有相同的码率(coderate)。然而，第一矩阵与第二矩阵中的元素并不相同。在错误地面区(errorfloorregion)内曲线180有较低的UBER，但在瀑布区(waterfallregion)内曲线190有较低的UBER。换句话说，曲线180与曲线190之间存在着权衡。因此，如何在相同码率的条件下提升更正错误的能力，为此领域技术人员所关心的议题。
技术实现思路
本专利技术提供一种解码方法、存储器存储装置与存储器控制电路单元，可以提升更正错误的能力。本专利技术一实施例提供一种解码方法，用于可复写式非易失性存储器模块，其包括多个存储单元。此解码方法包括：根据至少一个第一读取电压读取多个第一存储单元，以取得每一个第一存储单元的至少一个第一验证比特；根据第一验证比特来执行包含一机率解码算法的第一解码程序以产生多个第一解码比特，并利用第一解码比特判断是否解码成功；以及若解码失败，根据至少一个第二读取电压读取第一存储单元以取得每一个第一存储单元的至少一个第二验证比特，根据第二验证比特来执行第一解码程序以产生多个第二解码比特。其中第二读取电压不同于第一读取电压，并且第二读取电压的个数相同于第一读取电压的个数。在本专利技术一实施例中，上述的解码方法还包括：根据第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值；利用偏移值调整预设读取电压以取得第二读取电压。在本专利技术一实施例中，第一读取电压的个数为1，并且预设读取电压是介于第一读取电压与第二读取电压之间。在本专利技术一实施例中，上述取得偏移值的步骤包括：将第一读取电压的其中之一与预设读取电压之间的差乘上一乘数以取得偏移值。在本专利技术一实施例中，上述的解码方法还包括：利用第二解码比特判断是否解码成功；若利用第二解码比特判断解码失败，判断重新取得第二读取电压的次数是否超过一预设次数；若重新取得第二读取电压的次数未超过预设次数，重新取得第二读取电压，根据重新取得的第二读取电压读取第一存储单元以重新取得第二验证比特，根据重新取得的第二验证比特执行第一解码程序；以及若重新取得第二读取电压的次数超过预设次数，停止重新取得第二读取电压。在本专利技术一实施例中，上述第一读取电压的个数与第二读取电压的个数为1。解码方法还包括：若重新取得第二读取电压的次数超过预设次数，根据多个第三读取电压读取第一存储单元，以取得每一个第一存储单元的多个第三验证比特；设定第三读取电压的其中之一为第一正负号读取电压；根据第一正负号读取电压与每一个第一存储单元的第三验证比特取得每一个第一存储单元的一解码初始值；对解码初始值执行第二解码程序以取得多个第三解码比特；利用第三解码比特判断是否解码成功；若利用第三解码比特判断解码失败，设定第三读取电压的其中之另一为第二正负号读取电压，根据第二正负号读取电压与第三验证比特重新取得解码初始值，并且根据重新取得的解码初始值执行第二解码程序。在本专利技术一实施例中，上述的第一正负号读取电压是位于第三读取电压的中间，并且第二正负号读取电压是位于第一正负号读取电压的一侧。解码方法还包括：若利用第二正负号读取电压所执行的第二解码程序并没有解码成功，设定第三读取电压的其中之更另一为第三正负号读取电压，根据第三正负号读取电压与第三验证比特重新取得解码初始值，并且根据重新取得的解码初始值执行第二解码程序。其中第三正负号读取电压位于第一正负号读取电压的另一侧。在本专利技术一实施例中，上述的解码方法还包括：对于不同的正负号读取电压，将第三验证比特输入至不同的查找表，以重新取得解码初始值。在本专利技术一实施例中，上述的机率解码算法为低密度奇偶检查码。在本专利技术一实施例中，上述的利用该些第一解码比特判断是否解码成功的步骤包括：根据该些第一解码比特产生多个校验子；根据校验子判断第一解码比特是否组成有效的码字；若第一解码比特组成有效的码字，判断解码成功。本专利技术一实施例提供一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元是用以电性连接至一主机系统。存储器控制电路单元是电性连接至连接接口单元与可复写式非易失性存储器模块，用以根据至少一个第一读取电压读取多个第一存储单元，以取得每一个第一存储单元的至少一个第一验证比特。存储器控制电路单元用以根据第一验证比特来执行包含一机率解码算法的第一解码程序以产生多个第一解码比特，并利用第一解码比特判断是否解码成功。若解码失败，存储器控制电路单元用以根据至少一个第二读取电压读取第一存储单元以取得每一个第一存储单元的至少一个第二验证比特，并且根据第二验证比特来执行第一解码程序以产生多个第二解码比特。其中第二读取电压不同于第一读取电压，并且第二读取电压的个数相同于第一读取电压的个数。在本专利技术一实施例中，上述的存储器控制电路单元还用以根据第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值，并且利用偏移值调整预设读取电压以取得第二读取电压。在本专利技术一实施例中，上述的存储器控制电路单元将第一读取电压的其中之一与预设读取电压之间的差乘上一乘数以取得偏移值。在本专利技术一实施例中，上述的存储器控制电路单元还用以利用第二解码比特判断是否解码成功。若利用第二解码比本文档来自技高网...

【技术保护点】
一种解码方法，其特征在于，用于一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块包括多个存储单元，该解码方法包括：根据至少一第一读取电压读取该些存储单元中的多个第一存储单元，以取得每一该些第一存储单元的至少一第一验证比特；根据该些第一存储单元的该至少一第一验证比特来执行包含一机率解码算法的一第一解码程序以产生多个第一解码比特，并利用该些第一解码比特判断是否解码成功；以及若解码失败，根据至少一第二读取电压读取该些第一存储单元以取得每一该些第一存储单元的至少一第二验证比特，根据该些第一存储单元的该至少一第二验证比特来执行该第一解码程序以产生多个第二解码比特，其中该至少一第二读取电压不同于该至少一第一读取电压，并且该至少一第二读取电压的个数相同于该至少一第一读取电压的个数。

【技术特征摘要】
1.一种解码方法，其特征在于，用于一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块包括多个存储单元，该解码方法包括：根据至少一第一读取电压读取该些存储单元中的多个第一存储单元，以取得每一该些第一存储单元的至少一第一验证比特；根据该些第一存储单元的该至少一第一验证比特来执行包含一机率解码算法的一第一解码程序以产生多个第一解码比特，并利用该些第一解码比特判断是否解码成功；以及若解码失败，根据至少一第二读取电压读取该些第一存储单元以取得每一该些第一存储单元的至少一第二验证比特，根据该些第一存储单元的该至少一第二验证比特来执行该第一解码程序以产生多个第二解码比特，其中该至少一第二读取电压不同于该至少一第一读取电压，并且该至少一第二读取电压的个数相同于该至少一第一读取电压的个数，并且该第一解码程序为硬比特模式的迭代解码。2.根据权利要求1所述的解码方法，其特征在于，还包括：根据该至少一第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值；以及利用该偏移值调整该预设读取电压以取得该至少一第二读取电压。3.根据权利要求2所述的解码方法，其特征在于，该至少一第一读取电压的个数为1，并且该预设读取电压是介于该第一读取电压与该第二读取电压之间。4.根据权利要求2所述的解码方法，其特征在于，取得该偏移值的步骤包括：将该至少一第一读取电压的该其中之一与该预设读取电压之间的差乘上一乘数以取得该偏移值。5.根据权利要求1所述的解码方法，其特征在于，还包括：利用该些第二解码比特判断是否解码成功；若利用该些第二解码比特判断解码失败，判断重新取得该至少一第二读取电压的次数是否超过一预设次数；若重新取得该至少一第二读取电压的该次数未超过该预设次数，重新取得该至少一第二读取电压，根据重新取得的该至少一第二读取电压读取该些第一存储单元以重新取得该些第二验证比特，根据重新取得的该些第二验证比特执行该第一解码程序；以及若重新取得该至少一第二读取电压的该次数超过该预设次数，停止重新取得该至少一第二读取电压。6.根据权利要求5所述的解码方法，其特征在于，该至少一第一读取电压的个数与该至少一第二读取电压的个数为1，该解码方法还包括：若重新取得该第二读取电压的该次数超过该预设次数，根据多个第三读取电压读取该些第一存储单元，以取得每一该些第一存储单元的多个第三验证比特；设定该些第三读取电压的其中之一为一第一正负号读取电压；根据该第一正负号读取电压与每一该些第一存储单元的该些第三验证比特取得每一该些第一存储单元的一解码初始值；对该些解码初始值执行一第二解码程序以取得多个第三解码比特；利用该些第三解码比特判断是否解码成功；以及若利用该些第三解码比特判断解码失败，设定该些第三读取电压的其中之另一为一第二正负号读取电压，根据该第二正负号读取电压与该些第三验证比特重新取得该些解码初始值，并且根据重新取得的该些解码初始值执行该第二解码程序。7.根据权利要求6所述的解码方法，其特征在于，该第一正负号读取电压是位于该些第三读取电压的中间，该第二正负号读取电压是位于该第一正负号读取电压的一侧，并且该解码方法还包括：若利用该第二正负号读取电压所执行的该第二解码程序并没有解码成功，设定该些第三读取电压的其中之更另一为一第三正负号读取电压，根据该第三正负号读取电压与该些第三验证比特重新取得该些解码初始值，并且根据重新取得的该些解码初始值执行该第二解码程序，其中该第三正负号读取电压位于该第一正负号读取电压的另一侧。8.根据权利要求6所述的解码方法，其特征在于，还包括：对于不同的该正负号读取电压，将该些第三验证比特输入至不同的查找表，以重新取得该些解码初始值。9.根据权利要求1所述的解码方法，其特征在于，该机率解码算法为低密度奇偶检查码。10.根据权利要求1所述的解码方法，其特征在于，利用该些第一解码比特判断是否解码成功的步骤包括：根据该些第一解码比特产生多个校验子；根据该些校验子判断该些第一解码比特是否组成有效的码字；以及若该些第一解码比特组成有效的码字，判断解码成功。11.一种存储器存储装置，其特征在于，包括：一连接接口单元，用以电性连接至一主机系统；一可复写式非易失性存储器模块，包括多个存储单元；以及一存储器控制电路单元，电性连接至该连接接口单元与该可复写式非易失性存储器模块，用以根据至少一第一读取电压读取该些存储单元中的多个第一存储单元，以取得每一该些第一存储单元的至少一第一验证比特，其中，该存储器控制电路单元用以根据该些第一存储单元的该至少一第一验证比特来执行包含一机率解码算法的一第一解码程序以产生多个第一解码比特，并利用该些第一解码比特判断是否解码成功，若解码失败，该存储器控制电路单元用以根据至少一第二读取电压读取该些第一存储单元以取得每一该些第一存储单元的至少一第二验证比特，并且根据该些第一存储单元的该至少一第二验证比特来执行该第一解码程序以产生多个第二解码比特，其中该至少一第二读取电压不同于该至少一第一读取电压，并且该至少一第二读取电压的个数相同于该至少一第一读取电压的个数，并且该第一解码程序为硬比特模式的迭代解码。12.根据权利要求11所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以根据该至少一第一读取电压的其中之一与一预设读取电压之间的差取得一偏移值，并且利用该偏移值调整该预设读取电压以取得该至少一第二读取电压。13.根据权利要求12所述的存储器存储装置，其特征在于，该至少一第一读取电压的个数为1，并且该预设读取电压是介于该第一读取电压与该第二读取电压之间。14.根据权利要求12所述的存储器存储装置，其特征在于，该存储器控制电路单元取得该偏移值的操作包括：该存储器控制电路单元将该至少一第一读取电压的该其中之一与该预设读取电压之间的差乘上一乘数以取得该偏移值。15.根据权利要求11所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以利用该些第二解码比特判断是否解码成功，若利用该些第二解码比特判断解码失败，该存储器控制电路单元用以判断重新取得该至少一第二读取电压的次数是否超过一预设次数，若重新取得该至少一第二读取电压的该次数未超过该预设次数，该存储器控制电路单元用以重新取得该至少一第二读取电压，根据重新取得的该至少一第二读取电压读取该些第一存储单元以重新取得该些第二验证比特，并且根据重新取得的该些第二验证比特执行该第一解码程序，若重新取得该至少一第二读取电压的该次数超过该预设次数，该存储器控制电路单元用以停止重新取得该至少一第二读取电压。16.根据权利要求15所述的存储器存储装置，其特征在于，该至少一第一读取电压的个数与该至少一第二读取电压的个数为1，若重新取得该第二读取电压的该次数超过该预设次数，该存储器控制电路单元用以根据多个第三读取电压读取该些第一存储单元，以取得每一该些第一存储单元的多个第三验证比特，其中，该存储器控制电路单元还用...

【专利技术属性】
技术研发人员：林纬，严绍维，林玉祥，赖国欣，郑国义，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾;71