一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，所述制造方法包括：提供自下而上层叠的第一衬底材料层和第二衬底材料层，在第二衬底材料层上形成具有凹槽的硬掩膜层；以凹槽为工艺窗口，同时执行相对于所述第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；蚀刻去除第一离子注入区和第二离子注入区，以形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中外延生长第三衬底材料层。根据本发明专利技术，形成由位于第一沟槽和第二沟槽中的第三衬底材料层以及位于二者之间的第二衬底材料层共同构成的沟道区，不需再施加额外应力即可显著提高沟道区的载流子迁移率。

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体制造工艺，具体而言涉及一种具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件及其制造方法。
技术介绍
随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。基于制约进一步提升MOS器件的性能的上述问题，本领域技术人员致力于开发性能更高的半导体器件，鳍式场效应晶体管（FinFET）就是其中的一种。FinFET是用于22nm及以下工艺节点的先进半导体器件，其可以有效控制半导体器件按比例缩小所导致的难以克服的短沟道效应。现有技术通常采用以下工艺次序形成FinFET的鳍（Fin）形沟道：首先，在硅基体上形成掩埋氧化物层以制作绝缘体上硅（SOI）结构；接着，在绝缘体上硅结构上形成硅层，其构成材料可以是单晶硅或者多晶硅；然后，图形化硅层，并蚀刻经所述图形化的硅层以形成Fin。接下来，可以在Fin的两侧形成栅极，并在Fin的两端形成锗硅应力层。对于FinFET而言，为了进一步提升Fin的载流子迁移率，现有技术提供了多种对Fin施加应力的方法。总体而言，这些方法均是通过施加额外的应力于Fin来提升其载流子迁移率，进而增大FinFET的驱动电流。举例来说，在Fin的两端形成锗硅应力层或者在栅极上方形成能够产生不同种类和大小的应力的应力层（即应力记忆技术或应力近临技术）来提升Fin的载流子迁移率。由于Fin具有很大的深宽比，为了在抑制短沟道效应和提升沟道载流子迁移率这两方面获得很好的均衡效果，同时更为有效地提升Fin的载流子迁移率，需要一种工艺技术，以便在形成Fin之后不需要实施上述对Fin产生额外应力的方法就可以提高其载流子迁移率。
技术实现思路
针对现有技术的不足，本专利技术提供半导体器件的制造方法，包括：提供自下而上层叠的第一衬底材料层和第二衬底材料层，在所述第二衬底材料层上形成具有凹槽的硬掩膜层；以所述凹槽为工艺窗口，同时执行相对于所述第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在所述第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；蚀刻去除所述第一离子注入区和所述第二离子注入区，以形成第一沟槽和第二沟槽；在所述第一沟槽和所述第二沟槽中外延生长第三衬底材料层，其中，位于所述第一沟槽中的第三衬底材料层、位于所述第二沟槽中的第三衬底材料层和位于所述二者之间的第二衬底材料层共同构成所述半导体器件的沟道区。进一步，所述第二衬底材料层的构成材料和所述第一衬底材料层的构成材料不同且可以相互替换，所述第三衬底材料层的构成材料和所述第一衬底材料层的构成材料相同。进一步，所述第一衬底材料层的构成材料包括单晶硅，所述第二衬底材料层的构成材料包括Si1-xCx或Si1-yGey，所述x的数值范围为0.01-0.1，所述y的数值范围为0.1-0.5，对于NMOS而言，所述第三衬底材料层的构成材料为单晶硅，对于PMOS而言，所述第三衬底材料层的构成材料为单晶硅或锗硅。进一步，所述第二衬底材料层的表面晶向为<110>、<111>或<100>。进一步，所述凹槽的宽度为20-40nm。进一步，所述离子注入的工艺参数包括：所述第一倾斜夹角的角度为15-45度，所述第二倾斜夹角的角度为135-165度，所述离子注入为氮注入或氧注入，注入剂量为1.0×e15-1.0×e16离子/平方厘米，注入能量为2-20keV。进一步，所述对离子注入区的蚀刻为对所述第一离子注入区和所述第二离子注入区有选择性的湿法蚀刻，所述湿法蚀刻的腐蚀液为氢氟酸或氢溴酸。进一步，所述对离子注入区的蚀刻的深度为10-30nm。进一步，所述外延的温度为600-800℃，实施所述外延的同时，执行原位沟道掺杂以调节所述第三衬底材料层的阈值电压。进一步，实施所述外延之后，还包括执行沟道离子注入以进一步调节所述沟道区的掺杂分布和阈值电压。进一步，实施所述外延之后，还包括下述步骤：回蚀刻部分所述硬掩膜层，以形成另一凹槽；在所述另一凹槽中形成栅极结构，并去除所述硬掩膜层。进一步，所述另一凹槽的宽度比所述凹槽的宽度大3-10nm。进一步，所述半导体器件为MOS时，所述第一衬底材料层和所述第二衬底材料层构成所述MOS的衬底，所述第二衬底材料层的厚度为10-50nm；所述半导体器件为FinFET时，所述第一衬底材料层和所述第二衬底材料层构成所述FinFET的Fin，所述第一衬底材料层的厚度为30-300nm，所述第二衬底材料层的厚度大于或等于所述第一衬底材料层的厚度。本专利技术还提供一种半导体器件，包括：自下而上层叠的第一衬底材料层和第二衬底材料层；形成于所述第二衬底材料层上的栅极结构；形成于所述栅极结构正下方的第二衬底材料层中的具有共有顶部且呈两个分支的第三衬底材料层，其中，所述第三衬底材料层的两个分支和所述两个分支之间的第二衬底材料层共同构成所述半导体器件的沟道区，所述第三衬底材料层的两个分支之间的第二衬底材料层的横截面为三角形，所述三角形的顶部低于所述第三衬底材料层的两个分支的共有顶部，所述栅极结构的宽度大于所述沟道区的顶部的宽度。进一步，所述两个分支中的第一分支相对于所述第一衬底材料层的表面呈15-45度的倾斜角度，所述两个分支中的第二分支相对于所述第一衬底材料层的表面呈135-165度的倾斜角度。进一步，所述半导体器件为MOS时，所述第一衬底材料层和所述第二衬底材料层构成所述MOS的衬底，所述第二衬底材料层的厚度为10-50nm；所述半导体器件为FinFET时，所述第一衬底材料层和所述第二衬底材料层构成所述FinFET的Fin，所述第一衬底材料层的30-300nm，所述第二衬底材料层的厚度大于或等于所述第一衬底材料层的厚度。进一步，所述栅极结构由自下而上层叠的栅极介电层和栅极材料层构成，所述栅极结构的宽度比所述沟道区的顶部的宽度大3-10nm，所述三角形的顶部与所述第三衬底材料层的两个分支的共有顶部之间的距离为2-5nm。进一步，所述第二衬底材料层的构成材料和所述第一衬底材料层的构成材料不同且可以相互替换，所述第三衬底材料层的构成材料和所述第一衬底材料层的构成材料相同。进一步，所述第一衬底材料层的构成材料包括单晶硅，所述第二衬底材料层的构成材料包括Si1-xCx或Si1-yGey，所述x的数值范围为0.01-0.1，所述y的数值范围为0.1-0.5，对于NMOS而言，所述第三衬底本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供自下而上层叠的第一衬底材料层和第二衬底材料层，在所述第二衬底材料层上形成具有凹槽的硬掩膜层；以所述凹槽为工艺窗口，同时执行相对于所述第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在所述第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；蚀刻去除所述第一离子注入区和所述第二离子注入区，以形成第一沟槽和第二沟槽；在所述第一沟槽和所述第二沟槽中外延生长第三衬底材料层，其中，位于所述第一沟槽中的第三衬底材料层、位于所述第二沟槽中的第三衬底材料层和位于所述二者之间的第二衬底材料层共同构成所述半导体器件的沟道区。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：提供自下而上层叠的第一衬底材料层和第二衬底材料层，所述第一衬底材料层和所述第二衬底材料层接触，在所述第二衬底材料层上形成具有凹槽的硬掩膜层；以所述凹槽为工艺窗口，同时执行相对于所述第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在所述第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；蚀刻去除全部的所述第一离子注入区和所述第二离子注入区，以形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽的侧壁倾斜于所述第一衬底材料层；在所述第一沟槽和所述第二沟槽中外延生长第三衬底材料层，其中，位于所述第一沟槽中的第三衬底材料层、位于所述第二沟槽中的第三衬底材料层和位于所述第一沟槽中的第三衬底材料层以及位于所述第二沟槽中的第三衬底材料层之间的第二衬底材料层共同构成所述半导体器件的沟道区。2.根据权利要求1所述的方法，其特征在于，所述第二衬底材料层的构成材料和所述第一衬底材料层的构成材料不同且可以相互替换，所述第三衬底材料层的构成材料和所述第一衬底材料层的构成材料相同。3.根据权利要求2所述的方法，其特征在于，所述第一衬底材料层的构成材料包括单晶硅，所述第二衬底材料层的构成材料包括Si1-xCx或Si1-yGey，所述x的数值范围为0.01-0.1，所述y的数值范围为0.1-0.5，对于NMOS而言，所述第三衬底材料层的构成材料为单晶硅，对于PMOS而言，所述第三衬底材料层的构成材料为单晶硅。4.根据权利要求1所述的方法，其特征在于，所述第二衬底材料层的表面晶向为<110>、<111>或<100>。5.根据权利要求1所述的方法，其特征在于，所述凹槽的宽度为20-40nm。6.根据权利要求1所述的方法，其特征在于，所述离子注入的工艺参数包括：所述第一倾斜夹角的角度为15-45度，所述第二倾斜夹角的角度为135-165度，所述离子注入为氮注入或氧注入，注入剂量为1.0×e15-1.0×e16离子/平方厘米，注入能量为2-20keV。7.根据权利要求1所述的方法，其特征在于，所述蚀刻为对所述第一离子注入区和所述第二离子注入区有选择性的湿法蚀刻，所述湿法蚀刻的腐蚀液为氢氟酸或氢溴酸。8.根据权利要求7所述的方法，其特征在于，所述对离子注入区的蚀刻的深度为10-30nm。9.根据权利要求1所述的方法，其特征在于，所述外延的温度为600-800℃，实施所述外延的同时，执行原位沟道掺杂以调节所述第三衬底材料层的阈值电压。10.根据权利要求1所述的方法，其特征在于，实施所述外延之后，还包括执行沟道离子注入以进一步调节所述沟道区的掺杂分布和阈值电压。11.根据权利要求1所述的方法，其特征在于，实施所述外延之后，还包括下述步骤：回蚀刻部分所述硬掩膜层，以形成另一凹槽；在所述另一凹槽中形...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31