半导体结构及其制造方法技术

本公开涉及半导体结构及其制造方法。在绝缘体上半导体(SOI)衬底上形成电介质材料层，所述SOI衬底包括含有第一半导体材料的顶部半导体层。在电介质材料层内形成开口，并通过蚀刻在开口区域内在顶部半导体层中形成沟槽。利用选择性外延处理来沉积第二半导体材料至在顶部半导体层的顶面上方的高度。可沉积另一电介质材料，并在顶部半导体层中形成另一沟槽。可以利用另一选择性外延处理来沉积另一半导体材料至不同的高度。各种半导体材料部分可被图案化以形成具有不同高度和/或不同成分的半导体鳍。

【技术实现步骤摘要】

本公开涉及半导体结构，并且特别地涉及包括复数个高度和/或复数个成分的半导体鳍(fin)结构及其制造方法。
技术介绍
FinFET是包括位于半导体鳍中的沟道的场效应晶体管，所述半导体鳍具有比宽度更大的高度。FinFET使用半导体鳍的垂直表面从而在不增加器件的物理布局面积的情况下有效地增加器件面积。如果鳍的横向宽度足够薄，则基于鳍的器件与完全耗尽模式操作相兼容。因为这些原因，基于鳍的器件可被用在高级半导体芯片中以提供高性能器件。在传统的半导体鳍式器件中，半导体鳍的高度是固定的，并且半导体鳍式器件的输出由每个半导体鳍式器件内的半导体鳍的数量控制。例如，通过改变鳍式场效应晶体管内的半导体鳍的总数来数字地改变鳍式场效应晶体管的导通电流，同时半导体鳍具有相同的高度。结果，同一衬底上的传统半导体鳍式器件的输出被量化，并且难以实现对该输出以少于来自单个半导体鳍的输出的量进行的增量调整。
技术实现思路
在绝缘体上半导体(SOI)的衬底上形成电介质材料层，所述SOI衬底包括含有第一半导体材料的顶部半导体层。在电介质材料层内形成开口，并通过蚀刻在开口区域内在顶部半导体层中形成沟槽。使用选择性外延处理来沉积第二半导体材料至在顶部半导体层的顶面之上的高度。可沉积另一电介质材料层，并可在顶部半导体层中形成另一沟槽。可使用另一选择性外延处理来沉积另一半导体材料至不同的高度。各种半导体材料部分可被图案化以形成具有不同高度和/或不同成分的半导体鳍。可选择地，可执行退火以使越过(across)沉积的半导体材料和顶部半导体层的残留部分的半导体材料的成分同质化(homogenize)。根据本公开的一个方面，提供形成半导体结构的方法。在绝缘体上半导体(SOI)衬底的半导体层的顶面上形成第一电介质材料层。半导体层是包括第一单晶半导体材料的第一单晶半导体材料部分。穿过第一电介质材料层和半导体层的上部区域形成第一沟槽。在第一选择性外延处理中在第一沟槽内从半导体层的表面生长第二单晶半导体材料部分。第二单晶半导体材料部分包括第二单晶半导体材料并填充第一沟槽。在第一电介质材料层的顶面和第二单晶半导体材料部分的顶面上形成第二电介质材料层。穿过第二电介质材料层、第一电介质材料层和半导体层的另一上部区域形成第二沟槽。通过第二选择性外延处理在第二沟槽内从半导体层的表面生长第三单晶半导体材料部分。第三单晶半导体材料部分包括第三单晶半导体材料并填充第二沟槽。根据本公开的另一个方面，半导体结构包括：绝缘体层；第一类半导体鳍，其包括第一单晶半导体材料并位于绝缘体层的平坦顶面上；第二类半导体鳍，其包括第一单晶半导体材料的一部分和不同于第一单晶半导体材料的第二单晶半导体材料的一部分的垂直叠层；以及第三类半导体鳍，其包括第一单晶半导体材料的另一部分和不同于第一单晶半导体材料的第三单晶半导体材料的一部分的垂直叠层。附图说明图1是根据本公开实施例的在绝缘体上半导体(SOI)衬底上形成第一电介质材料层之后的示例性半导体结构的垂直截面图。图2是根据本公开实施例的在SOI衬底的顶部半导体层中形成第一沟槽之后的示例性半导体结构的垂直截面图。图3是根据本公开实施例的在形成第一外延半导体区域的第一选择性外延处理之后的示例性半导体结构的垂直截面图。图4是根据本公开实施例的在SOI衬底的顶部半导体层中形成第二沟槽之后的示例性半导体结构的垂直截面图。图5是根据本公开实施例的在形成第二外延半导体区域的第二选择性外延处理之后的示例性半导体结构的垂直截面图。图6是根据本公开实施例的在对外延的半导体区域和顶部半导体层进行退火以提供同质化的半导体区域之后的示例性半导体结构的垂直截面图。图7是根据本公开实施例的在施加和图案化光致抗蚀剂层之后的示例性半导体结构的垂直截面图。图8是根据本公开实施例的在形成复数类半导体鳍之后的示例性半导体结构的垂直截面图。图9是根据本公开实施例的在形成栅极结构之后的示例性半导体结构的垂直截面图。图9A是图9的示例性半导体结构的俯视图。图10是根据本公开实施例的在形成栅极结构之后的示例性半导体结构的变型的垂直截面图。具体实施方式如上所述，本公开涉及包括复数个高度和/或复数个成分的半导体鳍结构及其制造方法。现在和附图一起详细描述本公开的各个方面。注意，不同实施例中相同的附图标记指的是相同的元件。附图不一定是按比例绘制。参照图1，根据本公开实施例的示例性半导体结构包括绝缘体上半导体(SOI)衬底10，所述SOI衬底包含从底部到顶部为操作衬底(handle substrate)10、绝缘体层20和半导体层30L的叠层。操作衬底10可包括半导体材料、导电材料、电介质材料或其组合。操作衬底10可足够厚以便为绝缘体层20和半导体层30L提供机械支撑。例如，操作衬底10可具有从30μm至1mm范围内的厚度，但是也可以采用更小或更大的厚度。绝缘体层20包括诸如氧化硅、氮化硅、蓝宝石(sapphire)或其组合的电介质材料。绝缘体层20的厚度可以为10nm至1μm，但是也可以采用更小或更大的厚度。半导体层30L包括第一单晶半导体材料，正因为如此，所述半导体层30L是第一单晶半导体材料部分。在一个实施例中，第一单晶半导体材料是单晶硅。半导体层30L的厚度可以在10nm至1μm的范围内，但是也可以采用更小或更大的厚度。顶部半导体层30L可包括至少一个本征区和/或至少一个用电掺杂剂掺杂的掺杂半导体区。如在此所使用的，电掺杂剂指的是本领域已知的p型掺杂剂和n型掺杂剂。可以在顶部半导体层30L内形成各种类型的复数个掺杂区。在半导体层30L的顶面上形成第一电介质材料层40。第一电介质材料层40包括非晶电介质材料，所述非晶电介质材料可以是氧化硅、氮化硅、电介质金属氧化物或其组合。在一个实施例中，第一电介质材料层40可通过半导体层30L的表面部分的热氧化和/或热氮化来形成。在另一个实施例中，第一电介质材料层40可通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积电介质材料而形成。第一电介质材料层40的厚度可以在1nm至100nm的范围内，但是也可以采用更小或更大的厚度。在一个实施例中，第一电介质材料层40的厚度可以在1nm至5nm的范围内。在另一个实施例中，第一电介质材料层40的厚度本文档来自技高网...

【技术保护点】
一种形成半导体结构的方法，包括：在绝缘体上半导体(SOI)衬底的半导体层的顶面上形成第一电介质材料层，所述半导体层是包括第一单晶半导体材料的第一单晶半导体材料部分；形成第一沟槽，所述第一沟槽穿过所述第一电介质材料层和所述半导体层的上部区域；在第一选择性外延处理中在所述第一沟槽内从所述半导体层的表面生长第二单晶半导体材料部分，其中所述第二单晶半导体材料部分包括第二单晶半导体材料并填充所述第一沟槽；在所述第一电介质材料层的所述顶面和所述第二单晶半导体材料部分的顶面上形成第二电介质材料层；形成第二沟槽，所述第二沟槽穿过所述第二电介质材料层、所述第一电介质材料层和所述半导体层的另一上部区域；以及通过第二选择性外延处理在所述第二沟槽内从所述半导体层的表面生长第三单晶半导体材料部分，其中所述第三单晶半导体材料部分包括第三单晶半导体材料并填充所述第二沟槽。

【技术特征摘要】
2013.10.22 US 14/059,7971.一种形成半导体结构的方法，包括：
在绝缘体上半导体(SOI)衬底的半导体层的顶面上形成第一电
介质材料层，所述半导体层是包括第一单晶半导体材料的第一单晶半
导体材料部分；
形成第一沟槽，所述第一沟槽穿过所述第一电介质材料层和所述
半导体层的上部区域；
在第一选择性外延处理中在所述第一沟槽内从所述半导体层的
表面生长第二单晶半导体材料部分，其中所述第二单晶半导体材料部
分包括第二单晶半导体材料并填充所述第一沟槽；
在所述第一电介质材料层的所述顶面和所述第二单晶半导体材
料部分的顶面上形成第二电介质材料层；
形成第二沟槽，所述第二沟槽穿过所述第二电介质材料层、所述
第一电介质材料层和所述半导体层的另一上部区域；以及
通过第二选择性外延处理在所述第二沟槽内从所述半导体层的
表面生长第三单晶半导体材料部分，其中所述第三单晶半导体材料部
分包括第三单晶半导体材料并填充所述第二沟槽。
2.如权利要求1所述的方法，还包括通过对所述第一单晶半导
体材料部分、第二单晶半导体材料部分和第三单晶半导体材料部分进
行图案化来形成半导体鳍。
3.如权利要求2所述的方法，其中所述半导体鳍包括：
第一类半导体鳍，包括所述第一单晶半导体材料的部分；
第二类半导体鳍，包括所述第二单晶半导体材料的部分；以及
第三类半导体鳍，包括所述第三单晶半导体材料的部分。
4.如权利要求3所述的方法，其中所述第二类半导体鳍中的每

\t一个还包括所述第一单晶半导体材料的一部分，并且所述第三类半导
体鳍中的每一个还包括所述第一单晶半导体材料的另一部分。
5.如权利要求3所述的方法，其中所述第一单晶半导体材料是
单晶硅，所述第二单晶半导体材料是第一单晶含硅合金，并且所述第
三单晶半导体材料是具有与所述第一单晶含硅合金不同的成分的第
二单晶含硅合金。
6.如权利要求5所述的方法，其中所述第一单晶含硅合金和所
述第二单晶含硅合金中的每一个选自单晶硅-锗合金、单晶硅-碳合金
和单晶硅-锗-碳合金。
7.如权利要求2所述的方法，还包括在形成所述半导体鳍之前
通过对所述第一单晶半导体材料部分、第二单晶半导体材料部分和第
三单晶半导体材料部分进行退火来使所述第二单晶半导体材料和第
三单晶半导体材料中的每一个与所述第一单晶半导体材料相互扩散。
8.如权利要求7所述的方法，还包括：
通过所述退火来形成包括所述第一单晶半导体材料和所述第二
单晶半导体材料的合金的第一单晶合金区域；以及
通过所述退火来形成包括所述第一单晶半导体材料和所述第三
单晶半导体材料的合金的第二单晶合金区域。
9.如权利要求8所述的方法，其中所述半导体鳍包括：
第一类半导体鳍，包括所述第一单晶半导体材料的...

【专利技术属性】
技术研发人员：B·J·格林尼，A·J·洪，金炳烈，D·M·莫库塔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US