混合分裂栅半导体。在根据本技术的实施例中，半导体器件包括：竖直沟道区域、以第一深度位于所述竖直沟道区域的第一侧的栅极、以第二深度位于所述竖直沟道区域的所述第一侧的屏蔽电极、以及以所述第一深度位于所述竖直沟道区域的第二侧的混合栅极。位于所述竖直沟道区域的所述第二侧的所述混合栅极的下方的区域没有任何电极。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】[000。 相关秦例 本申请和于2009年10月21日提交的、题目为"Split Gate Semiconductor Device with Qirved Gate Oxide Profile"、申请号为 12/603, 028 的美国专利相关。本 申请还和于2010年8月26日提交的、题目为"Struc1:ures and Methods of F油ricating Split Gate MIS Devices"的申请号为12/869, 554的美国申请相关。更进一步，本申请和 于2012年4月30日提交的、题目为"HYBRID SPLIT GATE SEMICONDUCTOR"的、申请号为 13/460,567的美国专利相关并要求其优先权。所有该些申请通过引用而完全的并入本文。
本技术的实施例与集成电路的设计和制造领域相关。更具体地，本技术的实施例 与用于混合分裂栅半导体化ybrid split gate semicon化ctor)的系统和方法相关。
技术介绍
分裂栅（Split-gate)功率M0S阳Ts (金属氧化物半导体场效应晶体管）与具有非 分裂栅（non-Split gate)结构的功率MOSFETs相比具有公认的优点。然而，常规的分裂栅 功率M0S阳Ts并不能实质上从工艺尺寸（process geometry)的减小（例如，栅极之间的节 距（pitch)的减小）中受益。亚微米单元节距缩放对于增加沟道密度通常是有利的，其反 过来减小每单位面积的沟道电阻。然而，该种缩放同样可W导致不利的每单位面积的更窄 的台面宽度，该有可能增加漂移区域电阻。另外，栅极和屏蔽电极（shield electrodes)的 更高的密度可能会导致有害的更高的栅极电荷和输出电容。
技术实现思路
因此，所需要的是用于混合分裂栅半导体器件的系统和方法。另外需要的是用于 更精细的（例如更小的）栅极间节距尺寸的具有改善的性能的混合分裂栅半导体器件的系 统和方法。对于与集成电路设计、制造和测试的现有的系统和方法兼容且互补的、用于混合 分裂栅半导体器件的系统和方法，存在进一步的需要。本技术的实施例是解决该些问题的 尝试。 在根据本技术的实施例中，半导体器件包括竖向沟道区、W第一深度位于所述竖 向沟道区的第一侧的栅极、W第二深度位于所述竖向沟道区的第一侧的屏蔽结构、W及W 所述第一深度位于所述竖向沟道区的第二侧的混合栅极。所述位于竖向沟道区的第二侧的 混合栅极的下方的区域没有任何栅极或电极。 根据本技术的另外一实施例，一种结构包括设置于半导体衬底表面下方的第一延 长（elongated)结构。所述第一延长结构包括W第一深度位于所述表面下方的栅极结构和 W第二深度位于所述表面下方的屏蔽结构。所述结构进一步包括W所述第一深度形成于所 述表面下方的、包括混合栅极结构的第二延长结构。所述第二延长结构没有另外的栅极或 电极结构。所述第一和第二延长结构可W平行。[000引根据本技术的另一个实施例，一种结构包括w第一深度形成于半导体衬底内的第 一多个第一沟槽和W第二深度形成于所述半导体衬底内的第二多个第二沟槽。所述第一沟 槽与所述第二沟槽相平行，且所述第一沟槽与所述第二沟槽相间。所述第一沟槽可W填充 包含第一多晶娃和位于所述第一多晶娃上方的第二多晶娃的第一材料。 根据本技术的方法实施例，W第一深度在半导体衬底中形成多个第一沟槽。W第 二深度在所述半导体衬底中形成多个第二沟槽。所述第一多个沟槽平行于第二多个沟槽。 所述多个第一沟槽的沟槽与所述多个第二沟槽的沟槽相间并且相邻。 根据本技术的另外的方法实施例，W第一深度在半导体衬底中形成多个沟槽。所 述多个沟槽中的沟槽相互平行。掩盖所述多个沟槽中间隔的沟槽掩盖，且增加所述多个沟 槽中未被掩盖的沟槽的深度至第二深度。图案化的衬垫氧化物层可W形成掩膜，用于所述 增加。 根据本技术的又一方法实施例，形成包含多个平行的经填充的沟槽结构的竖直沟 槽金属氧化物半导体场效应晶体管（MOSFET)器件。所述多个平行的经填充的沟槽结构W 0. 6微米或更小的节距距离隔开，且每个所述平行的经填充的沟槽结构包括所述MOSFET的 栅极结构。【附图说明】 包含在本说明书中并且构成本说明书的一部分的附图示出了本技术的实施例，并 与说明书一起用于解释本专利技术的原理。除非另有说明，附图不是按比例绘制的。 图1示出混合分裂栅半导体器件的沟槽部分的截面图； 图2A、2B、2C、2D、2E和2F示出根据混合分裂栅半导体的制造方法的示意图。【具体实施方式】 现在将详细地参考本专利技术的各种实施例、混合分裂栅半导体的示例示于附图中。 虽然将结合该些实施例来说明本专利技术，但应当理解，它们并非试图将本专利技术限定于该些实 施例。与此相反，本专利技术旨在覆盖替换，修改和等同，其可W包括在如所附的权利要求所限 定的本专利技术的精神和范围内。此外，在本专利技术的W下详细描述中，阐述许多具体细节，W提 供对本专利技术的彻底的理解。然而，本领域普通技术人员应该意识到本专利技术可W在没有该些 具体细节的情况下实施。在其他的实例中，公知的方法、过程、部件和电路未被详细描述，W 免不必要地混淆本专利技术的各方面。 符号和术语 下面的详细的描述的一些部分W程序、步骤、逻辑块、处理、操作W及可在计算机 存储器上执行的对数据位的操作的其他符号表示的措词而呈现。该些描述和表示是数据处 理领域的技术人员将他们工作的内容最有效地传达给本领域其他技术人员的手段。程序、 计算机执行步骤、逻辑块、过程、操作等，在该里W及通常被认为是通向预期结果的步骤或 指令的前后一致的顺序。步骤是需要物理量的物理操作的那些。通常，尽管不是必须的，该 些量表现为能够在计算机系统中被存储、传送、组合、比较W及W进行其它操作的电或磁信 号的形式。有时已经证明它是方便的，主要是为了通用的原因，把该些信号称作位，值，元 素，符号，字符，术语，数字，或诸如此类。[001引然而，应当牢记的是，所有该些和类似的术语将与适当的物理量相关联，且仅仅是 应用于该些量的方便的标签。除非特别声明，否则从W下的论述中明显的是，应当理解在 本专利技术的至始至终，使用诸如"附上"或"处理"或"分割（Singulating)"或"形成"或"渗 杂"或"填充"或"蚀刻"或"粗趟化"或"访问"或"履行"或"生成"或"调整"或"创建"或 "执行"或"延续"或"索引"或"处理"或"计算"或"翻译"或"运算"或"测定"或"测量" 或"采集"或"运行"等术语的论述，指的是计算机系统或者类似的电子计算装置的动作和 过程，所述计算机系统或者类似的电子计算装置将表示为计算机系统的寄存器和存储器中 的物理（电子）量的数据操纵和变换为表述为计算机系统存储器或寄存器或其他此类信息 存储、传输或显示的设备中的物理量的其他类似数据。 附图是未按比例绘制的，而且仅仅是结构的部分，W及形成该些结构的各种层可 W在图中示出。此外，制造工艺和操作可W与本文所论述的工艺和操作一起执行。目P，在本 文示出和描述的操作之前、之间和/或之后可能存在若干工艺操作。重要的是，根据本专利技术 的实施例可W连同该些其他的（也许常规的）工艺和操作一起实施，而不显著地扰乱他们。 一般来本文档来自技高网...
【技术保护点】
一种半导体器件，所述半导体器件包括：竖直沟道区域；以第一深度位于所述竖直沟道区域的第一侧的栅极；以第二深度位于所述竖直沟道区域的所述第一侧的屏蔽电极；以及以所述第一深度位于所述竖直沟道区域的第二侧的混合栅极，其中，位于所述竖向沟道区域的所述第二侧的所述混合栅极的下方的区域没有任何电极。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：马督儿·博德，曲飞·陈，米斯巴赫·乌尔·阿藏，凯尔·特里尔，阳·高，莎伦·石，
申请(专利权)人：维西埃硅化物公司，
类型：发明
国别省市：美国;US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。