具有衬底通孔结构的器件及其形成方法技术

本发明专利技术涉及具有衬底通孔结构的器件及其形成方法。本发明专利技术的器件包括：位于半导体衬底上的第一介电层、形成在第一介电层中的栅电极、以及穿透第一介电层并延伸至半导体衬底内的衬底通孔（TSV）结构。TSV结构包括导电层、环绕导电层的扩散阻挡层以及环绕扩散阻挡层的隔离层。在TSV结构的导电层的顶面上形成包括钴的覆盖层。

【技术实现步骤摘要】

本专利技术总体上涉及半导体领域，更具体地，涉及。
技术介绍
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断改进，因此半导体工业已经历了快速的发展。在大多数情况下，集成度的改进来自于对最小部件尺寸的不断减小，这使得更多的部件被集成到给定的区域内。事实上，这些集成改进基本上是二维(2D)的，集成部件占据的体积基本上位于半导体晶圆的表面上。虽然光刻中显著的改进已经导致2D IC形成中相当大的改进，但是对在二维中可以实现的密度仍具有物理限制。这些限制中的一个是制造这些部件所需的最小尺寸。另外，当更多的器件被放进一个芯片时，需要更复杂的设计。 在试图进一步增加电路密度过程中，研究了三维(3D)IC。在典型的3D IC形成工艺中，两个管芯接合在一起并在衬底上的每一个管芯和接触焊盘之间形成电连接件。例如，一种尝试包含将两个管芯接合在彼此的顶部上。然后，堆叠的管芯接合至载体衬底，且接合引线将每一个管芯上的接触焊盘电连接至载体衬底上的接触焊盘。然而，这一尝试需要载体衬底比用于引线接合的管芯更大。最近的尝试集中于衬底通孔(TSV)。通常，穿过衬底蚀刻开口并使用诸如铜的导电材料填充开口以形成TSV。薄化衬底的背面以露出TSV，并且将另一个管芯接合至露出的TSV，从而形成堆叠式管芯封装件。
技术实现思路
此外，为解决上述问题，本专利技术提供了一种器件，包括:半导体衬底；第一介电层，位于半导体衬底上； 栅电极，形成在第一介电层中；衬底通孔(TSV)结构，穿透第一介电层并延伸至半导体衬底内，其中，TSV结构包括导电层、环绕导电层的扩散阻挡层和环绕扩散阻挡层的隔离层；以及覆盖层，包括钴，覆盖层形成在TSV结构的导电层的顶面上。 其中，TSV结构的顶面与第一介电层的表面基本上平齐。 其中，在TSV结构的扩散阻挡层的顶面上形成覆盖层。 该器件还包括:第二介电层，位于第一介电层、TSV结构和覆盖层上；以及接触通孔，形成在第二介电层中并电连接至TSV结构。 其中，接触通孔与覆盖层物理接触。 其中，接触通孔穿透覆盖层并与TSV结构的导电层物理接触。 该器件还包括:位于第一介电层和第二介电层之间的蚀刻停止层。 该器件还包括:形成在第二介电层中并电连接至栅电极的另一个接触通孔。 其中，覆盖层包括钴基合金，并且TSV结构的导电层包括铜。 此外，还提供了一种器件，包括:半导体衬底；源极/漏极区域，形成在半导体衬底中；第一介电层，位于半导体衬底和源极/漏极区域上；接触插塞，形成在第一介电层中并电连接至源极/漏极区域；第二介电层，形成在第一介电层上；衬底通孔(TSV)结构，穿透第二介电层和第一介电层并延伸至半导体衬底内，其中，TSV结构包括导电层、环绕导电层的扩散阻挡层和环绕扩散阻挡层的隔离层；以及覆盖层，包括钴，覆盖层形成在TSV结构的导电层的顶面上。 其中，在TSV结构的扩散阻挡层的顶面上形成覆盖层。 该器件还包括:第三介电层，位于第二介电层、TSV结构和覆盖层上；以及接触通孔，形成在第三介电层中并且电连接至TSV结构。 其中，接触通孔与覆盖层物理接触。 其中，接触通孔穿透覆盖层并与TSV结构的导电层物理接触。 该器件还包括:位于第二介电层和第三介电层之间的蚀刻停止层。 其中，TSV结构的顶面与第二介电层的表面基本上平齐。 此外，还提供了一种形成具有衬底通孔(TSV)结构的器件的方法，包括:提供具有正面和背面的半导体衬底；在半导体衬底中邻近正面形成源极/漏极区域；在半导体衬底和源极/漏极区域上形成第一介电层；在第一介电层中形成接触插塞，并使接触插塞电连接至源极/漏极区域；形成覆盖第一介电层的第二介电层；形成穿透第二介电层和第一介电层并延伸至半导体衬底内的开口，开口包括侧壁部分和底部；形成对开口的侧壁部分和底部加衬的隔离层；沿着开口的侧壁部分和底部在隔离层上形成扩散阻挡件；在扩散阻挡件上形成导电层以填充开口 ；以及在导电层的顶面上形成包括钴的覆盖层。 其中，通过化学汽相沉积(CVD)工艺形成覆盖层。 该方法还包括:在第一介电层和第二介电层之间形成蚀刻停止层。 该方法还包括:在形成开口之前，在第二介电层中形成金属层。 【附图说明】 为了更全面地理解实施例及其优势，现将结合附图所进行的以下描述作为参考，其中: 图1至图6是根据一些示例性实施例的在形成第一级金属层之前具有衬底通孔结构的器件在制造的中间阶段的截面图； 图7至图9是根据一些示例性实施例的在形成第一级金属层之后具有衬底通孔结构的器件在制造的中间阶段的截面图；以及 图10和图11是根据又一可选实施例的在形成第二级金属层之后形成的具有衬底通孔结构的器件的截面图。 【具体实施方式】 应该理解，以下公开内容提供了许多不同的实施例或实例以实施各个实施例的不同特征。以下描述部件和布置的具体实例以简化本专利技术。然而，本专利技术可以以多种不同的形式实施，并且不应将本专利技术解释为限制于本文所阐述的实施例；相反，提供这些实施例将使说明书更深入和完整，并且将本专利技术的内容完全地传达给本领域普通技术人员。然而，应该理解，在没有这些具体细节的情况下也可以实施一个或多个实施例。 在附图中，为了清楚起见，增大了层和区域的厚度和宽度。在附图中相似的参考标号表示相似的元件。事实上，在附图中示出的元件和区域是示例性的，并且因此，附图中示出的相关尺寸或间距并不用于限制本专利技术的范围。 图1至图6是根据一些实施例的示出用于形成具有衬底通孔(TSV)结构的半导体器件的方法的中间阶段的截面图。 参考图1，提供了用于制造具有TSV结构的器件的半导体衬底10。半导体衬底10可以包括，例如，块状硅(掺杂或非掺杂的)或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料(诸如硅)层。例如，绝缘层可以为埋氧(BOX)层或氧化硅层。在衬底(典型地硅或玻璃衬底)上提供绝缘层。也可以使用诸如多层或梯度衬底的其他衬底。在半导体衬底10的正面1A上形成金属氧化物半导体(MOS)晶体管12。MOS晶体管12可以包括N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件。在实施例中,MOS晶体管12包括栅极介电层14、栅电极16以及位于栅极介电层14和栅电极16的侧壁上的栅极间隔件18。在半导体衬底10中形成源极和漏极区域20(在下文中称为源极/漏极区域)。根据相应MOS晶体管12的导电类型，使用P型或η型杂质掺杂源极/漏极区域20。源极/漏极区域20也可以包括用于将应力施加于MOS晶体管12的沟道区域的应力源，其中，应力源可以是硅锗应力源或碳化硅应力源。尽管未示出，但是可以形成源极/漏极硅化物以作为源极/漏极区域20的顶部，和/或作为栅电极16的顶部。栅电极16可以是由金属或金属合金形成的金属栅极,但是,也可以由多晶娃、金属娃化物等来形成栅电极16。在层间介电(ILD)层22中形成栅电极16，且可以由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、四乙基正硅酸盐氧化物(TEOS)等的氧化物形成ILD层22。在一些实施例中，使用后栅极(gate-late)方法形本文档来自技高网...

【技术保护点】
一种器件，包括：半导体衬底；第一介电层，位于所述半导体衬底上；栅电极，形成在所述第一介电层中；衬底通孔（TSV）结构，穿透所述第一介电层并延伸至所述半导体衬底内，其中，所述TSV结构包括导电层、环绕所述导电层的扩散阻挡层和环绕所述扩散阻挡层的隔离层；以及覆盖层，包括钴，所述覆盖层形成在所述TSV结构的所述导电层的顶面上。

【技术特征摘要】
2013.08.28 US 14/012,1081.一种器件，包括: 半导体衬底； 第一介电层，位于所述半导体衬底上； 栅电极，形成在所述第一介电层中； 衬底通孔(TSV)结构，穿透所述第一介电层并延伸至所述半导体衬底内，其中，所述TSV结构包括导电层、环绕所述导电层的扩散阻挡层和环绕所述扩散阻挡层的隔离层；以及 覆盖层，包括钴，所述覆盖层形成在所述TSV结构的所述导电层的顶面上。2.根据权利要求1所述的器件，其中，所述TSV结构的顶面与所述第一介电层的表面基本上平齐。3.根据权利要求1所述的器件，其中，在所述TSV结构的所述扩散阻挡层的顶面上形成所述覆盖层。4.根据权利要求1所述的器件，还包括: 第二介电层，位于所述第一介电层、所述TSV结构和所述覆盖层上；以及 接触通孔，形成在所述第二介电层中并电连接至所述TSV结构。5.根据权利要求4所述的器件，其中，所述接触通孔与所述覆盖层物理接触。6.根据权利要求4所述的器件，其中，所述接触通孔穿透所述覆盖层并与所述TSV结构的导电层物理接触。7.根据权利要求4所述的器件，还包括:位于所述第一介电层和所述第二介电层之间的蚀刻停止层。8.根据权利要求4所述的器件，还包括:形成在所述第二介电层中并电连接至所述栅电极的另一个接...

【专利技术属性】
技术研发人员：林咏淇，陈彦宏，陈盈桦，廖鄂斌，杨固峰，吴仓聚，邱文智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71