半导体器件制造技术

本实用新型专利技术涉及一种半导体器件。源极互连和漏极互连被交替地设置在多个晶体管单元之间。一条接合线在多个点处被连接到源极互连。另一接合线在多个点处被连接到源极互连。另外，一条接合线在多个点处被连接到漏极互连。另外，另一接合线在多个点处被连接到漏极互连。

【技术实现步骤摘要】
本申请基于日本专利申请No.2013-196874，其内容通过引用被合并在此。
本技术涉及一种半导体器件，并且，例如，涉及一种可适用于具有晶体管和互连的半导体器件的技术。
技术介绍
当半导体芯片被使用时，要求通过接合线等等将半导体芯片连接到诸如引线端子的外部端子。与使用接合线的半导体器件有关的技术包括，例如，在日本未经审查的专利公开No.2000-133730中公开的技术。在日本未经审查的专利公开No.2000-133730中，双极晶体管和单极晶体管被形成在半导体芯片中。相同的导线在多个点处被连接到与双极晶体管的发射极电极连接的互连。另外，相同的导线在多个点处被连接到与单极晶体管的漏电极连接的互连。日本未经审查的专利公开No.2000-133730公开了，随着导线的连接点的数目增加，晶体管的响应的延迟时间被缩短。另一方面，最近已经开发了使用化合物半导体层作为沟道的晶体管。这样的晶体管具有导通电阻低的特征。同时，日本未经审查的专利公开No.2009-206140和日本未经审查的专利公开No.2011-210771公开了：在具有绝缘栅双极晶体管(IGBT)的半导体器件中，导线在多个点处被连接到IGBT的表面电极。在具有晶体管的半导体器件中，要求降低导通电阻。这样的导通电阻包括由晶体管引起的分量和由互连引起的分量。专利技术人已经研究降低由互连引起的电阻分量。根据本说明书的描述和附图其它问题和新颖的特征将会变得更加清楚。
技术实现思路
在一个实施例中，半导体器件包括第一晶体管单元、第二晶体管单元、以及第三晶体管单元。这些晶体管单元被依次并排地布置在第一方向上，并且都包括栅电极在第一方向上延伸的多个晶体管。第一互连在第一晶体管单元和第二晶体管单元之间延伸，第二互连在第一晶体管单元介于中间的情况下在第一互连的相反侧延伸，第三互连在第二晶体管单元和第三晶体管单元之间延伸，并且第四互连在第三晶体管单元介于中间的情况下在第三互连的相反侧延伸。第一互连被连接到第一晶体管单元的多个晶体管的源电极和第二晶体管单元的多个晶体管的源电极。第二互连被连接到第一晶体管单元的多个晶体管的漏电极。第三互连被连接到第二晶体管单元的多个晶体管的漏电极和第三晶体管单元的多个晶体管的漏电极。第四互连在第二方向上延伸，并且被连接到第三晶体管单元的多个晶体管的源电极。半导体器件包括第一接合构件、第二接合构件、第三接合构件、以及第四接合构件。第一接合构件在多个点处被连接到第一互连，第二接合构件在多个点处被连接到第二互连，第三接合构件在多个点处被连接到第三互连，并且第四接合构件在多个点处被连接到第四互连。根据实施例，在具有晶体管的半导体器件中，能够减小由互连引起的电阻分量。附图说明结合附图，从某些优选实施例的下面的描述中，本技术的以上和其它目的、优点以及特征将会更加显而易见，其中：图1是图示根据第一实施例的半导体器件的配置的平面图。图2是沿着图1的线A-A’截取的横截面图。图3是图示接合线被连接到漏极互连所在的点的图。图4是图示晶体管单元的配置的平面图。图5是图示图4的横截面B-B’的第一示例的图。图6是图示图4的横截面B-B’的第二示例的图。图7是图示图4的横截面B-B’的第三示例的图。图8是图示图4的横截面B-B’的第四示例的图。图9是图示图4的横截面B-B’的第五示例的图。图10是沿着图4的线C-C’的横截面图。图11是图示根据第二实施例的半导体器件的配置的平面图。图12是图示根据第三实施例的半导体器件的配置的平面图。图13是图示图12的修改示例的图。图14是图示根据第四实施例的半导体器件的配置的平面图。图15是沿着图14中示出的半导体器件的线D-D’截取的横截面图。图16是图示根据第五实施例的半导体器件的配置的图。图17是图示根据第六实施例的电子设备的配置的图。图18是图示图17的修改示例的图。具体实施方式在此现在参考说明性实施例描述本技术。本领域的技术人员将会认识到，为了解释性目的，使用本技术的教导能够完成许多替代性实施例并且本技术不限于实施例。在下文中，将会参考附图描述本技术的实施例。在所有的附图中，通过相同的附图标记参考相同的元件并且其描述将不会被重复。(第一实施例)图1是图示根据第一实施例的半导体器件SD的配置的平面图。图2是沿着图1的线A-A’截取的横截面图。在附图中示出的半导体器件SD包括多个晶体管单元TRU(第一晶体管单元(TRU1)、第二晶体管单元(TRU2)、以及第三晶体管单元(TRU3))、多个漏极互连DRI(第二互连和第三互连)、以及多个源极互连SOI(第一互连和第四互连)。多个晶体管单元TRU被并排地布置在第一方向(附图中的Y方向)中，并且包括多个晶体管TR(稍后描述)。晶体管TR例如是用于功率控制的晶体管，并且栅电极GE(稍后参考图4描述)在第一方向上延伸。全部多个晶体管单元TRU使用衬底SUB形成。漏极互连DRI和源极互连SOI被交替地定位在晶体管单元TRU之间，并且在与第一方向相交的方向(第二方向：附图中的X方向)，例如，垂直于第一方向的方向上延伸。换言之，漏极互连DRI被交替地形成在晶体管单元TRU之间，并且源极互连SOI被形成在其中没有将漏极互连DRI布置在晶体管单元TRU之间的部分中。换言之，第一源极互连SOI1(第一互连)在第一晶体管单元TRU1和第二晶体管单元TRU2之间延伸，并且第二漏极互连DRI2(第三互连)在第二晶体管单元TRU2和第三晶体管单元TRU3之间延伸。第一漏极互连DRI1(第二互连)在第一晶体管单元TRU1介于中间的情况下在第一源极互连SOI1的相反侧延伸，并且第二源极互连SOI2(第四互连)在第三晶体管单元TRU3介于中间的情况下在第二漏极互连DRI2的相反侧延伸。被包括在第一晶体管单元TRU1中的晶体管TR的源电极SOE和被包括在第二晶体管单元TRU2中的晶体管TR的源电极SOE被连接到第一源极互连SOI1。被包括在第一晶体管单元TRU1中的晶体管TR的漏电极DRE被连接到第一漏极互连DRI1。被包括在第二晶体管单元TRU2中的晶体管TR的漏电极DRE和被包括在第三晶体管单元TRU3中的晶体管TR的漏电极DRE被连接到第二漏极互连DRI2。被包括在第三晶体管本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；和第一晶体管单元、第二晶体管单元、以及第三晶体管单元，所述第一晶体管单元、所述第二晶体管单元、以及所述第三晶体管单元被形成在所述衬底中并且在第一方向上被依次并排地布置，其中，所述第一晶体管单元、所述第二晶体管单元、以及所述第三晶体管单元都包括多个晶体管，在所述多个晶体管中，栅电极在所述第一方向上延伸，所述半导体器件进一步包括：第一互连，所述第一互连在与所述第一方向相交的第二方向上在所述第一晶体管单元和所述第二晶体管单元之间延伸，并且被连接到所述第一晶体管单元的所述多个晶体管的源电极和所述第二晶体管单元的所述多个晶体管的源电极；第二互连，所述第二互连在所述第一晶体管单元介于所述第二互连和所述第一互连之间的情况下位于所述第一互连的相反侧，在所述第二方向上延伸，并且被连接到所述第一晶体管单元的所述多个晶体管的漏电极；第三互连，所述第三互连在所述第二方向上在所述第二晶体管单元和所述第三晶体管单元之间延伸，并且被连接到所述第二晶体管单元的所述多个晶体管的漏电极和所述第三晶体管单元的所述多个晶体管的漏电极；第四互连，所述第四互连在所述第三晶体管单元介于所述第四互连和所述第三互连之间的情况下位于所述第三互连的相反侧，在所述第二方向上延伸，并且被连接到所述第三晶体管单元的所述多个晶体管的源电极；第一接合构件，所述第一接合构件在多个点处被连接到所述第一互连；第二接合构件，所述第二接合构件在多个点处被连接到所述第二互连；第三接合构件，所述第三接合构件在多个点处被连接到所述第三互连；以及第四接合构件，所述第四接合构件在多个点处被连接到所述第四互连。...

【技术特征摘要】
2013.09.24 JP 2013-1968741.一种半导体器件，包括：
衬底；和
第一晶体管单元、第二晶体管单元、以及第三晶体管单元，所述
第一晶体管单元、所述第二晶体管单元、以及所述第三晶体管单元被
形成在所述衬底中并且在第一方向上被依次并排地布置，
其中，所述第一晶体管单元、所述第二晶体管单元、以及所述第
三晶体管单元都包括多个晶体管，在所述多个晶体管中，栅电极在所
述第一方向上延伸，
所述半导体器件进一步包括：
第一互连，所述第一互连在与所述第一方向相交的第二方向上在
所述第一晶体管单元和所述第二晶体管单元之间延伸，并且被连接到
所述第一晶体管单元的所述多个晶体管的源电极和所述第二晶体管单
元的所述多个晶体管的源电极；
第二互连，所述第二互连在所述第一晶体管单元介于所述第二互
连和所述第一互连之间的情况下位于所述第一互连的相反侧，在所述
第二方向上延伸，并且被连接到所述第一晶体管单元的所述多个晶体
管的漏电极；
第三互连，所述第三互连在所述第二方向上在所述第二晶体管单
元和所述第三晶体管单元之间延伸，并且被连接到所述第二晶体管单
元的所述多个晶体管的漏电极和所述第三晶体管单元的所述多个晶体
管的漏电极；
第四互连，所述第四互连在所述第三晶体管单元介于所述第四互
连和所述第三互连之间的情况下位于所述第三互连的相反侧，在所述
第二方向上延伸，并且被连接到所述第三晶体管单元的所述多个晶体
管的源电极；
第一接合构件，所述第一接合构件在多个点处被连接到所述第一
互连；
第二接合构件，所述第二接合构件在多个点处被连接到所述第二

\t互连；
第三接合构件，所述第三接合构件在多个点处被连接到所述第三
互连；以及
第四接合构件，所述第四接合构件在多个点处被连接到所述第四
互连。
2.根据权利要求1所述的半导体器件，其中，所述第一接合构件、
所述第二接合构件、所述第三接合构件、以及所述第四接合构件是接
合线。
3.根据权利要求1所述的半导体器件，其中，所述衬底是矩形的，
并且
其中，当在平面图中看时，
所述第一接合构件和所述第四接合构件从所述衬底的第一边延伸
到所述衬底的外部，并且
所述第二接合构件和所述第三接合构件从所述衬底的面对所述第
一边的第二边延伸到所述衬底的外部。
4.根据权利要求1所述的半导体器件，其中，当连接点的数目被
设定为n并且连接到所述接合构件的互连的长度被设定为L时，
所述第一接合构件、所述第二接合构件、所述第三接合构件、以
及所述第四接合构件中的每一个被构造使得在所述连接点之间的间隔
是L/n，并且
在最接近所述互连的端部的连接点与所述互连的所述端部之间的
间隔是L/(2n)。
5.一种半导体器件，包括：
衬底；和
第一晶体管单元、第二晶体管单元、以及第三晶体管单元，所述
第一晶体管单元、所述第二晶体管单元、以及所述第三晶体管单元被

\t形成在所述衬底中并且在第一方向上被依次并排地布置，
其中，所述第一晶体管单元、所述第二晶体管单元、以及所述第
三晶体管单元都包括多个晶体管，在所述多个晶体管中，栅电极在所
述第一方向上延伸，
所述半导体器件进一步包括：
第一互连，所述第一互连在与所述第一方向相交的第二方向上在
所述第一晶体管单元和所述第二晶体管单元之间延伸，并且被连接到
所述第一晶体管单元的所述多个晶体管的源电极和所述第二晶体管单
元的所述多个晶体管的源电极；
第二互连，所述第二互连在所述第一晶体管单元介于所述第二互
连和所述第一互连之间的情况下位于所述第一互连的相反侧，在所述
第二方向上延伸，并且被连接到所述第一晶体管单元的所述多个晶体
管的漏电极；
第三互连，所述第三互连在所述第二方向上在所述第二晶体管单
元和所述第三晶体管单元之间延伸，并且被连接到所述第二晶体管单
元的所述多个晶体管的漏电极和所述第三晶体管单元的所述多个晶体
管的漏电极；
第四互连，所述第四互连在所述第三晶体管单元介于所述第四互
连和所述第三互连之间的情况下位于所述第三互连的相反侧，在所述
第二方向上延伸，并且被连接到所述第三晶体管单元的所述多个晶体
管的源电极；
第一接合构件，当在平面图中看时，所述第一接合构件在与所述
第一互连和所述第四互连相交的方向上延伸，并且被连接到所述第一
互连和所述第四互连中的每一个；和
第二接合构件，当在平面图中看时，所述第二接合构件在与所述
第二互连和所述第三互连相交的方向上延伸，并且被连接到所述第二
互连和所述第三互连中的每一个。
6.根据权利要求5所述的半导体器件，其中，所述第一接合构件
和所述第二接合构件是接合带。
7.根据权利要求5所述的半导体器件，进一步包括多个第一接合
构件和多个第二接合构件。
8.根据权利要求5所述的半导体器件，其中，所述衬底是矩形的，
并且
其中，当在平面图中看时，
所述第一接合构件从所述衬底的第一边延伸到所述衬底的外部，
并且
所述第二接合构件从所述衬底的面对所述第一边的第二边延伸到
所述衬底的外部。
9.一种半导体器件，包括在第一方向上被依次并排地布置的第一
晶体管...

【专利技术属性】
技术研发人员：三浦喜直，中村卓，团野忠敏，
申请(专利权)人：瑞萨电子株式会社，
类型：新型
国别省市：日本;JP