半导体装置及其制造方法制造方法及图纸

一种半导体装置及其制造方法，提高半导体装置的性能。在半导体基板上经由绝缘层而形成了半导体层的SOI基板中，在nMIS形成区域的半导体层和pMIS形成区域的半导体层上分别形成MISFET，在供电区域中，除去半导体层和绝缘层。在半导体基板内，以在俯视时包括nMIS形成区域和供电区域的方式形成p型半导体区域，以在俯视时包括pMIS形成区域和供电区域的方式形成n型半导体区域(NR2)。在半导体基板内，相比p型半导体区域为低杂质浓度的p型阱(PW)形成为内包p型半导体区域，相比n型半导体区域为低杂质浓度的n型阱(NW)形成为内包n型半导体区域。p型半导体区域和n型半导体区域比元件分离区域(ST)深。

【技术实现步骤摘要】

本专利技术涉及，例如，能够适当地利用于具有的。
技术介绍
有使用301 (3111(3011 011 111811131:01'，绝缘体上娃薄膜)基板而制造半导体装置的技术。301基板是在支撑基板上经由绝缘层而形成了半导体层的基板，在该301基板的半导体层上形成 113？2了1118111^1:01- 8011110011(11101:01- 5161(1 ￡^^601:81:01'，金属绝缘半导体场效应晶体管)等。 在日本特开2011-40458号公报(专利文献1)、日本特开2009-135140号公报(专利文献2)以及日本特表2001-527293号公报(专利文献3)中，记载有涉及使用了 301基板的半导体装置的技术。 【现有技术文献】 【专利文献】 【专利文献1】日本特开2011-40458号公报 【专利文献2】日本特开2009-135140号公报 【专利文献3】日本特表2001-527293号公报
技术实现思路
在301基板上形成了 113而1的半导体装置中，也期望尽可能提高性能。 其他的课题和新的特征会通过本说明书的记载以及附图变得清楚。 根据一实施方式，半导体装置包括:第一活性区域以及第二活性区域，由在半导体基板上经由绝缘层而形成的半导体层构成，通过贯通所述半导体层以及所述绝缘层的元件分离区域而分别被包围；以及第一区域以及第二区域，通过所述元件分离区域而分别以平面方式被包围，并且，除去所述半导体层以及所述绝缘层。在所述第一活性区域中形成有第一在所述第二活性区域中形成有第二以在俯视时包括所述第一活性区域以及所述第一区域的方式在所述半导体基板内形成第一导电型的第一半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式在所述半导体基板内形成所述第一导电型且相比所述第一半导体区域为高杂质浓度的第二半导体区域。所述第二半导体区域内包在所述第一半导体区域中，所述第二半导体区域的底面比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深。以在俯视时包括所述第二活性区域以及所述第二区域的方式在所述半导体基板内形成第二导电型的第三半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式在所述半导体基板内形成所述第二导电型且相比所述第三半导体区域为高杂质浓度的第四半导体区域。所述第四半导体区域内包在所述第三半导体区域中，所述第四半导体区域的底面比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深。 此外，根据一实施方式，半导体装置的制造方法，在半导体基板上经由绝缘层而形成了半导体层的基板中，形成贯通所述半导体层以及所述绝缘层的元件分离区域。由此，半导体基板的第一区域、第二区域、第三区域以及第四区域分别通过所述元件分离区域以平面方式被包围。在元件分离区域的形成后，在所述半导体基板中，形成第一导电型的第一半导体区域以及第二半导体区域、第二导电型的第三半导体区域以及第四半导体区域。此外，在元件分离区域的形成后，除去所述第一区域以及所述第二区域的所述半导体基板上的所述半导体层和所述绝缘层。之后，在所述第三区域的所述半导体基板上经由所述绝缘层而残留的所述半导体层上形成第一在所述第四区域的所述半导体基板上经由所述绝缘层而残留的所述半导体层上形成第二所述第二半导体区域相比所述第一半导体区域为高杂质浓度，且内包在所述第一半导体区域中，所述第二半导体区域在俯视时包括所述第一区域以及所述第三区域，所述第二半导体区域的底面比在俯视时介于所述第一区域和所述第三区域之间的部分的所述元件分离区域的底面深。所述第四半导体区域相比所述第三半导体区域为高杂质浓度，且内包在所述第三半导体区域中，所述第四半导体区域在俯视时内包所述第二区域以及所述第四区域，所述第四半导体区域的底面比在俯视时介于所述第二区域和所述第四区域之间的部分的所述元件分离区域的底面深。 根据一实施方式，能够提高半导体装置的性能。 【附图说明】 图1是一实施方式的半导体装置的主要部分俯视图。 图2是一实施方式的半导体装置的主要部分剖视图。 图3是一实施方式的半导体装置的主要部分剖视图。 图4是一实施方式的半导体装置的主要部分剖视图。 图5是一实施方式的半导体装置的主要部分剖视图。 图6是表示一实施方式的半导体装置的制造工序的工序流程图。 图7是表示接着图6的半导体装置的制造工序的工序流程图。 图8是一实施方式的半导体装置的制造工序中的主要部分剖视图。 图9是接着图8的半导体装置的制造工序中的主要部分俯视图。 图10是与图8相同的半导体装置的制造工序中的主要部分剖视图。 图11是接着图9以及图10的半导体装置的制造工序中的主要部分俯视图。 图12是与图11相同的半导体装置的制造工序中的主要部分剖视图。 图13是接着图11以及图12的半导体装置的制造工序中的主要部分俯视图。 图14是与图13相同的半导体装置的制造工序中的主要部分剖视图。 图15是接着图13以及图14的半导体装置的制造工序中的主要部分俯视图。 图16是与图15相同的半导体装置的制造工序中的主要部分剖视图。 图17是接着图15以及图16的半导体装置的制造工序中的主要部分俯视图。 图18是与图17相同的半导体装置的制造工序中的主要部分剖视图。 图19是接着图17以及图18的半导体装置的制造工序中的主要部分俯视图。 图20是与图19相同的半导体装置的制造工序中的主要部分剖视图。 图21是接着图19以及图20的半导体装置的制造工序中的主要部分俯视图。 图22是与图21相同的半导体装置的制造工序中的主要部分剖视图。 图23是与图21相同的半导体装置的制造工序中的主要部分剖视图。 图24是与图21相同的半导体装置的制造工序中的主要部分剖视图。 图25是接着图21?图24的半导体装置的制造工序中的主要部分俯视图。 图26是与图25相同的半导体装置的制造工序中的主要部分剖视图。 图27是与图25相同的半导体装置的制造工序中的主要部分剖视图。 图28是与图25相同的半导体装置的制造工序中的主要部分剖视图。 图29是接着图25?图28的半导体装置的制造工序中的主要部分俯视图。 图30是与图29相同的半导体装置的制造工序中的主要部分剖视图。 图31是与图29相同的半导体装置的制造工序中的主要部分剖视图。 图32是接着图29?图31的半导体装置的制造工序中的主要部分俯视图。 图33是与图32相同的半导体装置的制造工序中的主要部分剖视图。 图34是与图32相同的半导体装置的制造工序中的主要部分剖视图。 图35是接着图32?图34的半导体装置的制造工序中的主要部分剖视图。 图36是与图35相同的半导体装置的制造工序中的主要部分剖视图。 图37是与图35相同的半导体装置的制造工序中的主要部分剖视图。 图38是接着图35?图37的半导体装置的制造工序中的主要部分俯视图。 图39是与图38相同的半导体装置的制造工序中的主要部分剖视图。 图40是与图38相同的半导体装置的制造工序中的主要部分剖视图。 图41是与图38相同的半导体装置的制本文档来自技高网...

【技术保护点】
一种半导体装置，包括：半导体基板；第一活性区域以及第二活性区域，由在所述半导体基板上经由绝缘层而形成的半导体层构成，通过贯通所述半导体层以及所述绝缘层的元件分离区域而分别以平面方式被包围；第一MISFET，形成于所述第一活性区域；第二MISFET，形成于所述第二活性区域；第一区域以及第二区域，通过所述元件分离区域而分别以平面方式被包围，并且，除去所述半导体层以及所述绝缘层；第一导电型的第一半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内；第二半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内，该第二半导体区域为所述第一导电型且相比所述第一半导体区域为高杂质浓度；第二导电型的第三半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，且所述第二导电型不同于所述第一导电型；以及第四半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，该第四半导体区域为所述第二导电型且相比所述第三半导体区域为高杂质浓度，所述第二半导体区域内包在所述第一半导体区域中，所述第二半导体区域的底面比所述第一半导体区域的底面浅，并且，比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深，所述第二半导体区域还向在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的下方延伸，所述第四半导体区域内包在所述第三半导体区域中，所述第四半导体区域的底面比所述第三半导体区域的底面浅，并且，比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深，所述第四半导体区域还向在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的下方延伸。...

【技术特征摘要】
2013.09.05 JP 2013-1845021.一种半导体装置，包括: 半导体基板； 第一活性区域以及第二活性区域，由在所述半导体基板上经由绝缘层而形成的半导体层构成，通过贯通所述半导体层以及所述绝缘层的元件分离区域而分别以平面方式被包围； 第一形成于所述第一活性区域； 第二形成于所述第二活性区域； 第一区域以及第二区域，通过所述元件分离区域而分别以平面方式被包围，并且，除去所述半导体层以及所述绝缘层； 第一导电型的第一半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内； 第二半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内，该第二半导体区域为所述第一导电型且相比所述第一半导体区域为高杂质浓度； 第二导电型的第三半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，且所述第二导电型不同于所述第一导电型；以及 第四半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，该第四半导体区域为所述第二导电型且相比所述第三半导体区域为高杂质浓度， 所述第二半导体区域内包在所述第一半导体区域中， 所述第二半导体区域的底面比所述第一半导体区域的底面浅，并且，比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深， 所述第二半导体区域还向在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的下方延伸， 所述第四半导体区域内包在所述第三半导体区域中， 所述第四半导体区域的底面比所述第三半导体区域的底面浅，并且，比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深， 所述第四半导体区域还向在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的下方延伸。2.如权利要求1所述的半导体装置，其中， 所述第一半导体区域和所述第三半导体区域在所述元件分离区域的下方相互相邻， 所述第二半导体区域不与所述第三半导体区域和所述第四半导体区域中的任一个相接， 所述第四半导体区域不与所述第一半导体区域和所述第二半导体区域中的任一个相接。3.如权利要求2所述的半导体装置，其中，还包括: 所述第一导电型的第五半导体区域，形成为在所述半导体基板内经由所述绝缘层与所述第一活性区域相对，并且比所述元件分离区域的底面以及所述第二半导体区域的底面浅；以及 所述第二导电型的第六半导体区域，形成为在所述半导体基板内经由所述绝缘层与所述第二活性区域相对，并且比所述元件分离区域的底面以及所述第四半导体区域的底面浅， 所述第五半导体区域相比所述第二半导体区域为高杂质浓度， 所述第五半导体区域的底面与所述第二半导体区域相邻， 所述第六半导体区域相比所述第四半导体区域为高杂质浓度， 所述第六半导体区域的底面与所述第四半导体区域相邻。4.如权利要求3所述的半导体装置，其中， 所述第一 113？价具有在所述第一活性区域上经由第一栅极绝缘膜而形成的第一栅极电极， 所述第二 113？价具有在所述第二活性区域上经由第二栅极绝缘膜而形成的第二栅极电极。5.如权利要求4所述的半导体装置，其中， 在所述第一区域的所述半导体基板上配置有导电性的第一插头， 在所述第二区域的所述半导体基板上配置有导电性的第二插头。6.如权利要求5所述的半导体装置，其中， 从所述第一插头经由所述第二半导体区域对所述第五半导体区域提供用于控制所述第一 11--了的阈值电压的电压， 从所述第二插头经由所述第四半导体区域对所述第六半导体区域提供用于控制所述第二 II 的阈值电压的电压。7.如权利要求1所述的半导体装置，其中， 所述第一半导体区域的底面比所述元件分离区域的底面深， 所述第三半导体区域的底面比所述元件分离区域的底面深。8.如权利要求1所述的半导体装置，其中， 所述第一 113冊1是II沟道型的113冊丁， 所述第二 113冊1是？沟道型的113冊丁， 所述第一导电型是？型， 所述第二导电型是II型。9.如权利要求1所述的半导体装置，其中， 所述第二半导体区域和所述第四半导体区域通过介于所述第二半导体区域和所述第四半导体区域之间的部分的所述元件分离区域而隔离， 介于所述第二半导体区域和所述第四半导体区域之间的部分的所述元件分离区域的底面比所述第二半导体区域的底面以及所述第四半导体区域的底面深，比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深，并且，比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深。10.一种半导体装置，包括: 半导体基板； 第一活性区域以及第二活性区域，由在所述半导体基板上经由绝缘层而形成的半导体层构成，通过贯通所述半导体层以及所述绝缘层的元件分离区域而分别以平面方式被包围； 第一形成于所述第一活性区域； 第二形成于所述第二活性区域； 第一区域以及第二区域，通过所述元件分离区域而分别以平面方式被包围，并且，除去所述半导体层以及所述绝缘层； 第一导电型的第一半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内； 第二半导体区域，以在俯视时包括所述第一活性区域以及所述第一区域的方式形成在所述半导体基板内，该第二半导体区域为所述第一导电型且相比所述第一半导体区域为高杂质浓度； 第二导电型的第三半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，且所述第二导电型不同于所述第一导电型；以及 第四半导体区域，以在俯视时包括所述第二活性区域以及所述第二区域的方式形成在所述半导体基板内，该第四半导体区域为所述第二导电型且相比所述第三半导体区域为高杂质浓度， 所述第一半导体区域向所述第二半导体区域的下方延伸， 所述第二半导体区域的底面比所述第一半导体区域的底面浅，并且，比在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的底面深， 所述第二半导体区域还向在俯视时介于所述第一活性区域和所述第一区域之间的部分的所述元件分离区域的下方延伸， 所述第三半导体区域向所述第四半导体区域的下方延伸， 所述第四半导体区域的底面比所述第三半导体区域的底面浅，并且，比在俯视时介于所述第二活性区域和所述第二区域之间的部分的所述元件分离区域的底面深， 所述第四半导体区域还向在俯...

【专利技术属性】
技术研发人员：筱原博文，尾田秀一，岩松俊明，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP