半导体器件及其制造方法技术

本发明专利技术公开了半导体器件及其制造方法。形成从半导体衬底的主表面在半导体衬底的内部延伸的第一凹部。在主表面之上、第一凹部的侧壁和底壁之上形成绝缘膜，以便覆盖元件并且在第一凹部内形成带盖的中空。在绝缘膜内形成第一孔部分，以便从绝缘膜的上表面到达第一凹部内的中空，并且到达第一凹部的底壁上的半导体衬底，而保留第一凹部的侧壁之上的绝缘膜。形成从绝缘膜的上表面到达导电部分的第二孔部分。以相同的蚀刻处理形成第一孔部分和第二孔部分。

【技术实现步骤摘要】
相关申请的交叉引用通过引用将提交于2013年8月12日的日本专利申请N0.2013-167690的公开完整结合在此，包括其说明书、附图和摘要。
技术介绍
本专利技术涉及，并且具体地涉及具有凹部的。 相关技术的描述 在半导体衬底的彼此相对的一对主表面的一个(上侧)主表面侧上，可以形成用于取得上述主表面对的另一个(下侧)主表面侧的电位的深槽(凹部)。这种用于提取半导体衬底的电位的深凹部可被称为衬底电极或者衬底接触件。例如，在日本专利待审公开N0.2008-130829(专利文献I)、国际专利申请N0.2008-511981的国家公布(专利文献2)、日本专利待审公开N0.05-29603(专利文献3)、日本专利待审公开N0.62-213121 (专利文献4)和日本专利待审公开N0.2003-218356(专利文献5)中公开了上述衬底电极。 此外，例如，在日本专利待审公开N0.11-45890(专利文献6)中，公开了出于将形成在半导体衬底上的元件与半导体衬底上的其它区域电分离的目的，在半导体衬底的主表面对的一个(上侧)主表面内以深凹部形成器件隔离凹部的技术。 为了形成上述专利文件中所示的深凹部，在很多情况下需要长时间热处理，并且制造成本会增加。 另外，除了在形成半导体器件时形成上述深凹部的处理之外，通常可能需要，例如，在半导体衬底的上述一个主表面侧上形成用于从半导体器件拉出电极的凹部的处理，所述凹部比上述的深凹部浅。在所有上述专利文件中，形成深凹部的处理和形成浅凹部的处理被作为分开的处理进行处理。在这种情况下，因为处理变得复杂，并且形成所述凹部所需的掩模的数目增加，制造成本会上升。 从本说明书的描述和附图将明了其它目的和新的特征。
技术实现思路
一种用于制造一个实施例的半导体器件的方法包括下面的处理。首先，形成元件，该元件具有位于半导体衬底的主表面处的导电部分。形成从上述主表面在所述半导体衬底内部延伸的第一凹部。在所述主表面之上、所述第一凹部的侧壁和底壁之上形成绝缘膜，以便覆盖上述元件，并在所述第一凹部内形成带盖的中空(capped hollow)。在所述绝缘膜内形成第一孔部分，以便从上述绝缘膜的上表面到达所述第一凹部内的所述中空，并且到达所述第一凹部的底壁上的半导体衬底，而保留所述第一凹部的侧壁之上的绝缘膜。形成从上述绝缘膜的上表面到达所述导电部分的第二孔部分。以相同的蚀刻处理形成上述第一孔部分和第二孔部分。 另一个实施例的半导体器件包括下面的配置。上述半导体器件包括:具有第一凹部的半导体衬底；具有导电区域的元件；和绝缘膜，该绝缘膜被形成在主表面之上以便覆盖所述元件，并且被形成为暴露所述第一凹部的第一底壁上的半导体衬底。形成从所述绝缘膜的上表面通过所述第一凹部的内部到达所述第一凹部的底壁的第一孔部分，并形成从所述绝缘膜的上表面到达所述导电区域的第二孔部分。所述半导体器件包括:形成在所述第一孔部分内的第一导电层；和形成在所述第二孔部分内的第二导电层。所述第一导电层和第二导电层包括相同的材料。 根据关于一个实施例和另一个实施例的，可以通过减少的处理次数、处理时间和制造成本，提供具有第一凹部的半导体器件。 【附图说明】 图1是示出了第一实施例中的芯片状态下的半导体器件的配置的示意平面图； 图2是一个部分截断立体图,示出了图1所示的元件形成区域在平面图内由凹部围绕； 图3是沿着图1的线II1-1II的部分中的示意截面图，示出了第一实施例中的芯片状态下的半导体器件的配置； 图4是详细示出在图3的每一个区域内形成的元件等等的方面的示意截面图； 图5是示出了用于制造第一实施例中的半导体器件的方法的第一处理的示意截面图； 图6是示出了用于制造第一实施例中的半导体器件的方法的第二处理的示意截面图； 图7是示出了用于制造第一实施例中的半导体器件的方法的第三处理的示意截面图； 图8是示出了用于制造第一实施例中的半导体器件的方法的第四处理的示意截面图； 图9是示出了用于制造第一实施例中的半导体器件的方法的第五处理的示意截面图； 图10是示出了用于制造第一实施例中的半导体器件的方法的第六处理的示意截面图； 图11是示出了用于制造第一实施例中的半导体器件的方法的第七处理的示意截面图； 图12是示出了用于制造第一实施例的半导体器件的方法的第八处理的示意截面图； 图13是示出了用于制造第一实施例中的半导体器件的方法的第九处理的示意截面图； 图14是示出了用于制造第一实施例中的半导体器件的方法的第十处理的示意截面图； 图15是示出了用于制造第一实施例的半导体器件的方法的第十一处理的示意截面图； 图16是示出了用于制造第一实施例中的半导体器件的方法的第十二处理的示意截面图； 图17是沿着图1的线II1-1II的部分中的示意截面图，示出了第一实施例的比较例中的芯片状态下的半导体器件的配置； 图18A是示出了第一实施例中的衬底接触件的配置和尺寸的示意立体图，并且图18B是示出了比较例中的衬底接触件的配置和尺寸的示意立体图； 图19是类似于沿着图1的线II1-1II的部分的部分中的示意截面图，示出了第二实施例中的芯片状态下的半导体器件的配置； 图20是类似于沿着图1的线II1-1II的部分的部分中的示意截面图，示出了第二实施例的比较例中的芯片状态下的半导体器件的配置； 图21是类似于沿着图1的线II1-1II的部分的部分中的示意截面图，示出了第三实施例中的芯片状态下的半导体器件的配置； 图22是类似于沿着图1的线II1-1II的部分的部分中的示意截面图，示出了第三实施例的比较例中的芯片状态下的半导体器件的配置； 图23是示出了第四实施例中的芯片状态下的半导体器件的配置的示意平面图； 图24是沿着图23的线XXIV-XXIV的部分中的示意截面图，示出了第四实施例中的芯片状态下的半导体器件的配置；以及 图25是详细示出了在图24的每一个区域内形成的元件等的方面的示意截面图。 【具体实施方式】 以下，将基于附图解释一个实施例。 (第一实施例) 首先，使用图1和2，将解释本实施例的半导体器件的半导体衬底的主表面上的每一个元件形成区域的布置。 参考图1，本实施例的半导体器件，例如，在半导体芯片CHP内的半导体衬底SUB的主表面上具有:逻辑部分LG，作为CMOS (互补M0S)晶体管区域，其中集成了低压CMOS晶体管；和输出驱动器部分HV，作为使用高电压元件的高电压MOS晶体管区域。在上述半导体器件中，作为一个例子，一个逻辑部分LG和三个输出驱动器部分HV在平面图内被布置为矩阵形式。 衬底电极区域被布置在布置有逻辑部分LG和输出驱动器部分HV的区域的外部(例如，比较靠近半导体芯片CHP的外边缘的区域)，并且衬底接触件SCN被形成在所述衬底电极区域内。然而，形成衬底接触件SCN的位置不限于半导体芯片CHP的外边缘侧，并且它们可被设置在任意的位置。例如，可以在半导体芯片CHP的中心形成衬底接触件SCN。 参考图1和2，在平面图内，元件形成区域DFR(如逻辑部分LG或者输出驱动器部分HV)被元件隔离区域DTR(如在具有高纵横比的凹部内具有绝缘膜的所谓的DTI (本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的方法，包括以下步骤:形成元件，所述元件具有位于半导体衬底的主表面上的导电部分；形成第一凹部，所述第一凹部从所述主表面在所述半导体衬底内部延伸；在所述主表面之上以及在所述第一凹部的侧壁和底壁之上形成绝缘膜，以便覆盖所述元件并且在所述第一凹部内形成带盖的中空；在所述绝缘膜内形成第一孔部分，以便从所述绝缘膜的上表面到达所述第一凹部内的所述中空，并且到达所述第一凹部的底壁内的半导体衬底，而保留所述第一凹部的侧壁之上的所述绝缘膜；和形成第二孔部分，所述第二孔部分从所述绝缘膜的上表面到达所述导电部分，其中以相同的蚀刻处理形成所述第一孔部分和所述第二孔部分。

【技术特征摘要】
2013.08.12 JP 2013-1676901.一种用于制造半导体器件的方法，包括以下步骤: 形成元件，所述元件具有位于半导体衬底的主表面上的导电部分； 形成第一凹部，所述第一凹部从所述主表面在所述半导体衬底内部延伸； 在所述主表面之上以及在所述第一凹部的侧壁和底壁之上形成绝缘膜，以便覆盖所述元件并且在所述第一凹部内形成带盖的中空； 在所述绝缘膜内形成第一孔部分，以便从所述绝缘膜的上表面到达所述第一凹部内的所述中空，并且到达所述第一凹部的底壁内的半导体衬底，而保留所述第一凹部的侧壁之上的所述绝缘膜；和 形成第二孔部分，所述第二孔部分从所述绝缘膜的上表面到达所述导电部分， 其中以相同的蚀刻处理形成所述第一孔部分和所述第二孔部分。2.根据权利要求1所述的用于制造半导体器件的方法，还包括以下步骤: 在所述第一孔部分内形成第一导电层以便电耦接到所述半导体衬底；和 在所述第二孔部分内形成第二导电层以便电耦接到所述导电部分， 其中以相同的成膜处理形成所述第一导电层和所述第二导电层。3.根据权利要求2所述的用于制造半导体器件的方法， 其中将所述第一导电层形成为漏电极，所述漏电极电耦接到所述元件的漏区。4.根据权利要求2所述的用于制造半导体器件的方法， 其中所述半导体衬底具有彼此分开地定位的第一元件形成区域和第二元件形成区域，以及定位在所述第一元件形成区域和所述第二元件形成区域之间的第一活性势垒区域， 该方法还包括以下步骤: 在所述半导体衬底内形成第一导电类型的第一区域，以便从所述第一元件形成区域通过所述活性势垒区域至少延伸到所述第二元件形成区域； 在所述活性势垒区域的主表面上形成第二导电类型的第二区域，以便与包括所述第一区域的第一导电类型区域构成p-n结；和 形成定位在所述主表面之上并且将所述第一导电层电耦接到所述第二区域的耦接导电层，并且 其中所述第一导电层被形成为到达所述活性势垒区域内的所述第一区域。5.根据权利要求1所述的用于制造半导体器件的方法，还包括以下步骤: 在所述半导体衬底内形成第一导电类型的衬底区域；和 形成位于比所述衬底区域更靠近所述主表面的第二导电类型的隐埋区域， 其中形成所述第一凹部以便穿过所述隐埋区域，从而到达所述衬底区域，并且 其中所述隐埋区域被形成在所述半导体衬底在平面图中的整个表面上。6.根据权利要求1所述的用于制造半导体器件的方法，还包括形成从所述主表面在所述半导体衬底内部延伸的第二凹部的步骤， 其中在所述第二凹部的侧壁和底壁之上形成...

【专利技术属性】
技术研发人员：森井勝巳，大津良孝，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP