半导体器件制造技术

一种半导体器件包括字线和绝缘图案的叠层。单元柱垂直地延伸穿过所述字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。字线的厚度与直接相邻的绝缘图案的厚度的比例沿所述单元柱中的一个或多个在不同的位置处不同。还公开了相关的制造方法和系统。

【技术实现步骤摘要】
半导体器件
本专利技术涉及一种半导体器件。
技术介绍
半导体器件已经被更高度地集成以便提供其高性能和低成本。具体地，半导体器 件的集成密度直接影响半导体器件的成本。常规二维（2D)存储器件的集成度主要由单位 存储单元占据的面积确定。因此，常规2D存储器件的集成密度受用于形成精细图案的技术 的水平的极大影响。 包括三维布置的存储单元的三维（3D)半导体器件解决了二维存储器件的上述限 制。能够降低位成本并实现可靠的产品的制造技术和产品被期望用于3D半导体器件的成 功批量制造。
技术实现思路
本专利技术构思的实施方式可以提供具有改善的可靠性的半导体器件。在一些实施方 式中，一种半导体器件包括：基板；叠层（Stack)，包括垂直地堆叠在基板上的多个字线和 绝缘图案，相应的绝缘图案被夹设在相邻的字线之间；以及多个单元柱，垂直地延伸穿过多 个字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。叠层的第一部分可以 包括具有第一厚度的第一字线，叠层的第二部分可以包括具有不同于第一厚度的第二厚度 的第二字线。 叠层的第三部分可以包括具有第三厚度的第三字线，其中第三厚度和第一厚度小 于第二厚度，并且其中叠层的第二部分插设在叠层的第一部分和叠层的第三部分之间。 叠层的第二部分可以包括叠层的中间。 第三厚度可以等于第一厚度。 第二厚度与第一厚度的比率可以大于或等于1. 1。 第一厚度可以在35nm至42nm的范围内。 叠层包括堆叠在多个字线和绝缘图案上的上选择线以及插设在基板与多个字线 和绝缘图案之间的下选择线。 每个存储单元可以包括非易失性存储单元。 每个存储单元可以包括非易失性存储器晶体管。 每个单元支柱可以包括导电芯，其中每个存储器晶体管包括位于导电芯和对应字 线之间的电荷存储元件。 半导体器件可以是垂直NAND存储器件并且每个单元柱可以形成垂直NAND的单元 串。 每个存储单元可以包括包含具有可变电阻特性的材料的数据存储元件。 每个存储单元可以包括包含相变材料的数据存储元件。 每个存储单元可以包括包含铁磁材料和反铁磁材料中的至少一个的数据存储元 件。 在叠层的第一部分内的第一单元柱的直径可以小于在叠层的第二部分内的第一 单元柱的直径。 在叠层的第一部分内的第一单元柱的直径可以小于42nm。 叠层的第三部分可以包括具有第三厚度的字线。第一厚度和第三厚度可以小于第 二厚度，叠层的第二部分可以插设在叠层的第一部分和叠层的第三部分之间，在叠层的第 一部分内的第一单元部分的直径可以小于在叠层的第二部分内的第一单元柱的直径。 [0021 ] 叠层的第二部分可以包括叠层的中间。 在叠层的第一部分内的第一单元柱的横截面可以具有比在叠层的第二部分内的 第一单元柱的横截面少的条纹（striation)。 叠层的第三部分可以包括具有第三厚度的第三字线，其中第一厚度和第三厚度大 于第二厚度，其中叠层的第二部分插设在叠层的第一部分和叠层的第三部分之间，其中在 叠层的第一部分内的第一单元柱的横截面具有比在叠层的第二部分内的第一单元柱的横 截面少的条纹。 第一部分可以包括与第一字线直接相邻的第一绝缘图案，第二部分可以包括与第 二字线直接相邻的第二绝缘图案，第二厚度与第二绝缘图案的厚度的比率不同于第一厚度 与第一绝缘图案的厚度的比率。 第二部分可以包括每个具有第二厚度的多个第二字线以及每个具有相同的厚度 的多个第二绝缘图案。第二字线和第二绝缘图案中的至少一些可以位于叠层的中间。 第二厚度与第二绝缘图案的厚度的比率可以大于1. 3。 第一字线处的第一单元柱的直径小于第二字线处的第一单元柱的直径。 在一些实施方式中，第二厚度与第二绝缘图案的厚度的比率小于第一厚度与第一 绝缘图案的厚度的比率。例如，第二厚度与第二绝缘图案的厚度的比率小于1.3。此外，第 一字线处的第一单元柱的横截面具有比第二字线处的第一单元柱的横截面少的条纹。 在一些示例中，一种半导体器件包括：基板；叠层，包括垂直地堆叠在基板上的多 个字线和绝缘图案，相应的绝缘图案被夹设在相邻的字线之间；以及多个单元柱，垂直地延 伸穿过多个字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。叠层的第一 部分可以包括具有第一厚度的第一字线和与第一字线直接相邻的第一绝缘图案，叠层的第 二部分可以包括具有第二厚度的第二字线和与第二字线直接相邻的第二绝缘图案，第二厚 度与第二绝缘图案的厚度的比率可以不同于第一厚度与第一绝缘图案的厚度的比率。 叠层的第三部分可以包括具有第三厚度的第三字线和与第三字线直接相邻的第 三绝缘图案，叠层的第二部分可以插设在叠层的第一部分和叠层的第三部分之间，第一厚 度与第一绝缘图案的厚度的比率可以基本上等于第三厚度与第三绝缘图案的厚度的比率。 第一厚度可以基本上等于第三厚度。 第一厚度和第三厚度可以小于第二厚度。 第二部分可以包括具有第二厚度的多个第二字线和具有第二厚度的多个第二绝 缘图案，第二字线和第二绝缘图案中的至少一些可以位于叠层的中间。 第二厚度与第二绝缘图案的厚度的比率可以大于第一厚度与第一绝缘图案的厚 度的比率。 第一字线处的第一单元柱的直径可以小于第二字线处的第一单元柱的直径。 第二厚度与第二绝缘图案的厚度的比率大于1. 3。 第二字线可以在叠层的中间。 在一些示例中，第二厚度与第二绝缘图案的厚度的比率小于第一厚度与第一绝缘 图案的厚度的比率。第一字线处的第一单元柱的横截面可以具有比第二字线处的第一单元 柱的横截面少的条纹。此外，第二厚度与第二绝缘图案的厚度的比率可以小于1. 3。 还公开用于制造这里描述的装置的方法和包括该装置的系统。 【附图说明】 考虑到附图以及伴随的详细描述，本专利技术构思将变得更加明显。 图1是示出根据本专利技术构思的一些实施方式的半导体器件的方框图； 图2是示出图1中示出的半导体器件的存储单元阵列的示例的方框图； 图3是示出根据本专利技术构思的一些实施方式的半导体器件的存储器块的透视图； 图4A是示出图3的存储器块的实施方式的平面图； 图4B是沿图4A的线Ι-Γ截取的截面图； 图4C是图4B的部分'A'的放大图； 图5A至10A、13A和14A是对应于图4A的平面图； 图5B至10B、13B和14B是对应于图4B的截面图； 图5C至10C、13C和14C分别是图5B至10B、13B和14C的部分'B'的放大图； 图11是对应于图IOB的截面图； 图12是示出字线之间的泄漏电流根据绝缘图案的厚度的图形； 图15A是图14A的部分'C'的放大图； 图15B是图14C的部分'D'的放大图并且是沿图15A的线ΙΙ-ΙΓ截取的截面图； 图16A至16D是对应于图4C的放大图以示出图3的存储器块的其他的实施方式； 图17是示出图3的存储器块的示例实施方式的截面图； 图18A至18C是分别沿图17的线Α1-ΑΓ、A2-A2'和A3-A3'截取的平面图； 图19A至19C是分别沿图17的线Α1-ΑΓ、A2-A2'和本文档来自技高网...

【技术保护点】
一种半导体器件，包括：基板；叠层，包括垂直地堆叠在所述基板上的多个字线和绝缘图案，相应的所述绝缘图案被夹设在相邻的所述字线之间；以及多个单元柱，垂直地延伸穿过所述多个字线和绝缘图案的叠层，存储单元形成在所述单元柱和所述字线的交汇处，其中所述叠层的第一部分包括具有第一厚度的第一字线，所述叠层的第二部分包括具有不同于所述第一厚度的第二厚度的第二字线。

【技术特征摘要】
2013.09.02 KR 10-2013-01050061. 一种半导体器件，包括： 基板； 叠层，包括垂直地堆叠在所述基板上的多个字线和绝缘图案，相应的所述绝缘图案被 夹设在相邻的所述字线之间；以及 多个单元柱，垂直地延伸穿过所述多个字线和绝缘图案的叠层，存储单元形成在所述 单元柱和所述字线的交汇处， 其中所述叠层的第一部分包括具有第一厚度的第一字线，所述叠层的第二部分包括具 有不同于所述第一厚度的第二厚度的第二字线。2. 如权利要求1所述的半导体器件， 其中所述叠层的第三部分包括具有第三厚度的第三字线， 其中所述第三厚度和所述第一厚度小于所述第二厚度，并且 其中所述叠层的第二部分插设在所述叠层的第一部分和所述叠层的第三部分之间。3. 如权利要求2所述的半导体器件，其中所述第三厚度等于所述第一厚度。4. 如权利要求1所述的半导体器件，其中所述叠层包括堆叠在所述多个字线和绝缘图 案上的上选择线以及插设在所述基板与所述多个字线和绝缘图案之间的下选择线。5. 如权利要求1所述的半导体器件，其中每个所述存储单元包括非易失性存储器晶体 管。6. 如权利要求5所述的半导体器件， 其中每个单元柱包括导电芯， 其中每个所述存储器晶体管包括位于所述导电芯与对应的字线之间的电荷存储元件。7. 如权利要求6所述的半导体器件，其中所述半导体器件是垂直NAND存储器件并且每 个单元柱形成所述垂直NAND的单元串。8. 如权利要求1所述的半导体器件，其中在所述叠层的第一部分内的第一单元柱的直 径小于在所述叠层的第二部分内的第一单元柱的直径。9. 如权利要求1所述的半导体器件， 其中所述叠层的第三部分包括具有第三厚度的字线， 其中所述第一厚度和所述第三厚度小于所述第二厚度， 其中所述叠层的第二部分插设在所述叠层的第一部分和所述叠层的第三部分之间，并 且 其中在所述叠层的第一部分内的第一单元部分的直径小于在所述叠层的第二部分内 的第一单元柱的直径。10. 如权利要求9所述的半导体器件，其中所述叠层的第二部分包括所述叠层的中间。11. 如权利要求1所述的半导体器件，其中在所述叠层的第一部分内的第一单元柱的 横截面具有比在所述叠层的第二部分内的第一单元柱的横截面少的条纹。12. 如权利要求1所述的半导体器件， 其中所述叠层的第三部分包括具有第三厚度的第三字线， 其中所述第一厚度和所述第三厚度大于所述第二厚度， 其中所述叠层的第二部分插设在所述叠层的第一部分和所述叠层的第三部分之间，并 且 其中在所述叠层的第一部分内的第一单元柱的横截面具有比在所述叠层的第二部分 内的第一单元柱的横截面少的条纹。13. 如权利要求12所述的半导体器件，其中所述叠层的第二部分包括所述叠层的中 间。14. 如权利要求1所述的半导体器件， 其中所述第一部分包括与所述第一字线直接相邻的第一绝缘图案， 其中所述第二部分...

【专利技术属性】
技术研发人员：金兑炅，薛光洙，曹盛纯，许星会，姜真泰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR