多级单元存储器制造技术

一种多级单元存储器，包括：存储器单元，其存储两个或更多位的信息；感测电路，其耦合到存储器单元；以及行缓冲器结构，其包括分页缓冲器，所述分页缓冲器具有第一页缓冲器和第二页缓冲器。感测电路进行操作以读自和写至存储器设备，将第一位置于第一页缓冲器和第二页缓冲器之一中，并且将第二位置于第一页缓冲器和第二页缓冲器之一中。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一种多级单元存储器，包括：存储器单元，其存储两个或更多位的信息；感测电路，其耦合到存储器单元；以及行缓冲器结构，其包括分页缓冲器，所述分页缓冲器具有第一页缓冲器和第二页缓冲器。感测电路进行操作以读自和写至存储器设备，将第一位置于第一页缓冲器和第二页缓冲器之一中，并且将第二位置于第一页缓冲器和第二页缓冲器之一中。【专利说明】 多级单元存储器
技术介绍
计算机存储器设备包括存储器单元的阵列以及外围输入和输出(I/O)电路。在阵列中，存储器单元被布置成行和列。每行中的所有存储器单元连接到公共字线。每列中的所有存储器单元连接到公共位线(bit line)。通过使用字线同时访问行中的所有存储器单元并且使用位线将数据传输到存储器单元和从存储器单元传输数据来增大数据吞吐量。 在I/O侧上，来自位线的数据信号被感测放大器检测到并且锁存(存储)在已知为行缓冲器的外围电路中。一旦行的数据被置于行缓冲器中，对相同行的随后的请求就可以通过访问行缓冲器中的数据而被服务。这样的访问已知为行缓冲器命中(hit)，并且能够在没有与存储器单元阵列交互的情况下以外围电路的等待时间被服务。为了服务针对另一行的访问请求，必须从存储器单元阵列访问数据。该访问请求(其将导致行缓冲器的内容被替换)已知为行缓冲器未命中(miss)，并且与行缓冲器命中相比，它将招致更长的等待时间和更高的能量消耗。 相变存储器(PCM)是非易失性随机存取存储器技术，其可以取代动态随机存取存储器或结合其而被使用。PCM技术的一个特定实现通过变化已知为硫族化物的材料的电阻而存储信息。硫族化物是指代周期表的VI族元素的术语。PCM利用硫族化物的性能，其中由通过硫族化物的电流的通道所产生的热使该材料在两个状态(晶质和非晶)之间切换。在不存在电功率的情况下，硫族化物的状态被保持。此外，硫族化物可以被操纵成(例如两个)附加的不同状态，实际上增大(例如加倍)基于硫族化物的存储器的存储容量。 【专利附图】【附图说明】 详细描述将参考以下附图，其中同样的标号指代同样的项，并且其中:图1图示了并入分页缓冲的多级存储器的实施例；图2更详细地图示了图1的多级存储器的一方面；图3图示了并入分页缓冲的行缓冲器的实施例；图4和5图示了用于当实现APB时读自和写至存储器单元的过程的实施例；并且图6-10图示了当实现关联页缓冲时读和写过程的可替换实施例。 【具体实施方式】 存储器技术通过产生物理状态中可辨别的改变来表示不同的符号而使得能够存储信息。传统地，存储器单元各自存储一位(bit)信息。更近来，多级单元(MLC)存储器设备已经被开发并且每存储器单元可以存储两个或更多位。通过操纵参数来表示多个符号而实现MLC存储器。在存储器单元中具有两位的MLC存储器设备中，“ 11”、“ 01”、“ 1 ”、和“ 00 ”编码方案是可能的。 相变存储器(PCM)是非易失性固态存储器，其可以满足对于随机存取存储器以及大容量数据存储的需要。PCM使用诸如硫族化物玻璃之类的相变材料的独特性能，其可以在两个状态(即晶质状态和非晶状态)之间切换。在非晶状态中，相变材料具有高电阻。在晶质状态中，相变材料具有低电阻。由于在晶质和非晶状态中相变材料具有不同的电阻率，该物理属性可以用于存储数据。具有高电阻的非晶状态可以用于表示逻辑零，而晶质、低电阻状态可以用于表示逻辑一。 相变存储器单元可以被编程以包括多于两个的不同电阻级别。PCM存储器单元可以例如被编程以具有跨越例如从1k欧姆至1M欧姆的范围的四个不同级别的电阻。1k欧姆的低电阻级别可以对应于两个逻辑位11，10k欧姆的下一电阻级别可以表示两个逻辑位10，例如IM欧姆的下一较高电阻级别可以表示01的逻辑位组合，并且1M欧姆的最高电阻级别可以表示逻辑位00。因此，PCM存储器单元可以形成多级相变存储器单元，其具有多个电阻级别以在单个存储器单元中存储多于一位。多级相变存储器单元用于在一个单元中存储多位的能力增大了 PCM的有效存储密度。电阻级别或状态中的每一个可以具有在读操作期间可以测量的不同物理属性。 因而，MLC PCM与SLC (单级单元，能够每单元存储一位)PCRAM相比，提供更高的密度和每位的更低成本。然而，MLC PCM也具有缺点，最显著的是对于涉及读自和写至存储器的某些操作的长等待时间、能量消耗和耐久性。然而，等待时间问题可以被改善。 诸如RAM之类的存储器的传统观点是具有固定访问等待时间的平的单片结构。为了降低访问等待时间，存储器被拆分成多个相等大小的单元，被称作存储体(bank)。例如，一些存储器芯片可以具有8至16个存储体。每个存储体存储数以万计的页。 存储器存储体一次只可以服务一个请求。对相同存储体的任何其它访问必须等待先前的访问完成。每个存储器存储体可以具有一个行缓冲器，其是提供对存储体处开放的页的访问的结构。在存储器位置可以读之前，包含该存储器位置的整个页开放并且被读进行缓冲器中。该页可以停留在行缓冲器中直到该页被显式关闭。如果对开放页的访问到达存储体处，则从行缓冲器可以立即服务该访问。这种场景被称作行缓冲器命中(典型地少于十个处理器周期)。然而，如果对另一行的访问到达，则在可以服务该请求之前，当前行必须被关闭并且新的行必须被开放。这称作行缓冲器冲突或者行缓冲器未命中。行缓冲器冲突在一些存储器中招致相当大的延迟(例如，70+处理器周期)。 通过增大行缓冲器中的空间局部性，可以减少行缓冲器冲突，诸如通过使接连的存储器访问尽可能靠近彼此。这经常意味着将很可能在接连的存储器位置中被一起访问的数据打包。 本文公开的是通过以对应于存储器单元中不同位的方式去耦行缓冲器来改善存储器性能的方法和架构。该去耦有效地增加存储器中可用的行缓冲器而无需附加的锁存器。去耦可以提供在管理最低有效位(LSB)和最高有效位(MSB)行缓冲器中的更多的灵活性，其在耦合的位方案中是不可能的。去耦存储器位还可以加速对MLC存储器的读和写，并且降低存储器控制器处的排队延迟和平均访问时间。 在本文中公开的、涉及持有两位信息的存储器单元的位去耦方案中，行中每个存储器单元的两位被去耦，并且行缓冲器被配置成提供两个对应的页缓冲器。在该去耦的位方案中，多级单元存储器的行中的两页的真实物理内容都可以在任何读操作时被读取并且返回。使位去耦可以不需要任何附加的裸片区域并且可以在对控制信号和总线组织的最小修改的情况下被实现。访问主存储器是两步骤过程:首先存储体的行解码器激活页并且将页存储在行缓冲器中；其次，列解码器选择行的子集并且将行子集传递到I/o感测放大器。利用去耦，在激活过程期间，来自地址的由存储器控制器解码的附加控制信号通知I/o感测放大器是检索LSB还是MSB。该过程的开销是可忽略的，因为单个信号可以被整行感测放大器共享。同样，由于每个单元只贡献一位，所以页变成一半大小，但是数量上两倍。这具有积极的副作用:减少过度取(overfetch)并且改进能量效率。为了从行缓冲器中选择缓存线，由于所读的位的数目在去耦和耦合的位方案二者中都是相同的，本文公开的去耦方案重组复用器以使得对于每个传递只选择MSB或LSB。 在某些多级存储器中，每个感测电本文档来自技高网...

【技术保护点】
一种多级单元存储器，包括：存储器单元，其存储两个或更多位的信息；感测电路，其耦合到存储器单元，其中感测电路进行操作以读自和写至存储器设备；行缓冲器结构，其包括分页缓冲器，所述分页缓冲器具有第一页缓冲器和第二页缓冲器，其中感测电路将第一位置于第一页缓冲器和第二页缓冲器之一中，并且其中感测电路将第二位置于第一页缓冲器和第二页缓冲器之一中。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：N穆拉利马诺哈，HB庸，NP朱皮，
申请(专利权)人：惠普发展公司，有限责任合伙企业，
类型：发明
国别省市：美国;US