一种改善半导体器件层间介质层隔离的方法技术

本发明专利技术提供一种改善半导体器件层间介质层隔离的方法，该方法通过在半导体器件区上沉积层间介质层，实现层间介质层有效的隔离半导体器件区，具体包括如下步骤：步骤一：提供半导体器件区，用于在其上形成层间介质层；步骤二：在步骤一中的半导体器件区上沉积一层SRO层；步骤三：在SRO层上沉积SION层；步骤四：在SION层上沉积PSG层；步骤五：在PSG层上沉积USG层。与现有技术相比，本发明专利技术在层间介质层内增加一层SRO膜层，其用来隔离SION层中的氮元素向器件区的扩散，防止SION层中的氮元素对器件可靠性的影响。本发明专利技术方法工艺简单，易实现，隔离效果好。

【技术实现步骤摘要】
一种改善半导体器件层间介质层隔离的方法
本专利技术涉及半导体制造
，尤其涉及一种改善半导体器件层间介质层隔离的方法。
技术介绍
目前ILD（interlayerdielectric，层间介质层）在半导体器件中不仅电学上发挥着隔离晶体管器件和互连金属层的重要作用，而且在物理上也发挥着隔离晶体管和可移动离子等杂质源的作用。现有的ILD主要由三层介质组成，分别是SION（氮氧化硅）、PSG（掺磷的硅玻璃）和USG（无掺杂的硅玻璃）。芯片制造流程主要分为前段和后段两大部分，其中前段完成器件部分，后段则实现金属互连部分。ILD作为隔离器件和后段金属互连的介质层，在芯片结构中发挥着重要的作用。如图1所示，图1为现有工艺中ILD介质层的结构示意图。由图1可以看出，ILD介质层120主要由沉积于半导体器件区110上的SION层121、沉积于所述SION层122上的PSG层122以及沉积于所述PSG层122的USG层123组成。其中SION层121最为重要，它承担着阻挡后段带电粒子向底部器件区扩散的作用。芯片制造流程的后段金属互连包括很多膜层生长和刻蚀步骤，这些步骤都会采用高能粒子轰击晶圆表面，因此会在晶圆的膜层内产生大量的带电粒子，如果没有SION层121的隔离，这些粒子会扩散到底部的器件区120，从而造成器件漏电或者击穿电压失效。但是某些高压器件的终端客户发现，他们的产品在应用中存在可靠性失效的问题，专利技术人分析后发现，该失效和SION中的氮元素向器件内扩散相关。因此该类产品不得不放弃SION层在ILD介质中的使用。然而，在失去SION保护后，如上所述，后段金属互连过程中给晶圆内引入的大量电荷会扩散到器件内，造成器件的击穿电压变小，晶圆内击穿电压的均匀度也相应变差。因此，如何在不放弃SION层121的情况下，同时又避免SION层121中的氮元素向器件内扩散是业内急需解决的问题。
技术实现思路
针对以上问题，本专利技术的目的在于提供一种工艺条件简单、易于实现的能明显改善半导体器件层间介质层隔离效果的方法。为达成前述目的，本专利技术一种改善半导体器件层间介质层隔离的方法，该方法通过在半导体器件区上沉积层间介质层，实现层间介质层有效的隔离半导体器件区，具体包括如下步骤：步骤一：提供半导体器件区，用于在其上形成层间介质层；步骤二：在步骤一中的半导体器件区上沉积一层SRO（silicon-rich-oxide，富硅氧化硅）层；步骤三：在SRO层上沉积SION层；步骤四：在SION层上沉积PSG层；步骤五：在PSG层上沉积USG层。根据本专利技术的一个实施例，所述步骤一中所述半导体器件区包括半导体衬底、形成在所述半导体衬底上的有源区、浅沟槽隔离区，通过在所述半导体衬底中注入P型和N型杂质离子形成P阱和N阱结构，所述浅沟槽隔离区位于所述P阱和N阱之间，在所述半导体衬底上顺序形成栅极氧化层以及多晶硅栅极，所述多晶硅栅极的两侧形成有侧壁层，在所述P阱和N阱上注入掺杂离子形成器件的漏极或源极。根据本专利技术的一个实施例，所述半导体衬底为注入P型和/或N型杂质离子的硅衬底。根据本专利技术的一个实施例，所述步骤二中SRO层采用CVD（ChemicalVaporDeposition，化学气相沉积）的方法沉积，所沉积的SRO层的厚度为200—500埃之间。根据本专利技术的一个实施例，所述步骤二中SRO层的厚度为300埃。根据本专利技术的一个实施例，所述步骤三中SION层采用CVD的方法沉积。根据本专利技术的一个实施例，所述步骤四中PSG层采用LPCVD（LowPressureChemicalVaporDeposition低压化学气相沉积）的方法沉积。根据本专利技术的一个实施例，所述步骤五中USG层采用HDPCVD（高密度等离子体化学气相沉积）法沉积。本专利技术的有益效果：与现有技术相比，本专利技术在层间介质层内增加一层SRO膜层，其用来隔离SION层中的氮元素向器件区的扩散，防止SION层中的氮元素对器件可靠性的影响。而SRO本身只是氧化硅，不含其它元素，对器件没有任何负面影响。通过该方法，SION层不仅可以继续保留在层间介质中，发挥隔离后段工艺过程带电粒子的作用，而且有效隔离了SION中氮元素向器件区的扩散，消除了SION对器件可靠性的负面影响，使芯片可靠性和器件电学性能同时得到了满足。本专利技术方法工艺简单，易实现，隔离效果好。附图说明图1是现有工艺中层间介质层的结构示意图；图2是本专利技术方法的工艺流程图；图3是本专利技术层间介质层在半导体器件区上的结构示意图。具体实施方式请继续参阅图1，为了既不放弃SION层121，同时又避免SION层121中的氮元素向底部半导体器件区110内扩散，专利技术人在现有的ILD介质层内增加一层SRO膜层，即在半导体器件形成后，先后沉积SRO层，SION层，PSG层和USG层。其中，SRO层有效隔离了SION中氮元素向器件区的扩散，消除了SION对器件可靠性的负面影响，使SION可以继续保留在ILD介质中，发挥其隔离后段带电粒子的作用。为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。此处所称的“一个实施例”或“实施例”是指可包含于本专利技术至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。请参阅图2，其为本专利技术方法的工艺流程图。如图2所示，本专利技术一种改善半导体器件层间介质层隔离的方法，其是在半导体器件区上沉积层间介质层，实现层间介质层有效的隔离半导体器件区，具体包括如下步骤：步骤一S210：提供半导体器件区，用于在其上形成层间介质层。请参阅图3，其为本专利技术层间介质层在半导体器件区上的结构示意图。在一个实施例中，如图3所述的半导体器件区210包括半导体衬底211、形成在所述半导体衬底211上的有源区、浅沟槽隔离区213。在该实施例中，通过在所述半导体衬底211中注入P型和N型杂质离子形成P阱214和N阱215结构，来定义有源区，在P阱214和N阱215上注入掺杂离子形成器件的漏极或源极,然后在P阱214和N阱215之间制作浅沟槽隔离区213。然后在半导体衬底211上顺序形成栅极氧化层216以及多晶硅栅极212，多晶硅栅极212的两侧形成有侧壁层127。请继续参阅图3，所述半导体器件区210上沉积有层间介质层220。在另一个实施例中，所述半导体衬底211可以为注入P型和/或N型杂质离子的硅衬底。步骤二S220：在上述步骤一中所得结构上沉积一层SRO层221。请继续参阅图3，所述SRO层221覆盖有源区、多晶硅栅极212以及隔离区213。SRO中的硅含量比常规氧化硅大，SRO的制备与常规氧化硅大致相同，该步骤中SRO层221采用CVD方法沉积，其中，所沉积的SRO层221的厚度为200—500埃之间。步骤三S230：在SRO层221上沉积SION层222。该实施例中，所述SION层222的沉积采用CVD的方法沉积。步骤四S240：在SION层222上沉积PSG层223。该实施例中，该PSG层223的沉积为采用LPCVD（LowPressureChemicalVaporDeposition，低压化学气相沉本文档来自技高网...

【技术保护点】
一种改善半导体器件层间介质层隔离的方法，其特征在于：该方法通过在半导体器件区上沉积层间介质层，实现层间介质层有效的隔离半导体器件区，具体包括如下步骤：步骤一：提供半导体器件区，用于在其上形成层间介质层；步骤二：在步骤一中的半导体器件区上沉积一层SRO层；步骤三：在SRO层上沉积SION层；步骤四：在SION层上沉积PSG层；步骤五：在PSG层上沉积USG层。

【技术特征摘要】
1.一种改善半导体器件层间介质层隔离的方法，其特征在于：该方法通过在半导体器件区上沉积层间介质层，实现层间介质层有效的隔离半导体器件区，具体包括如下步骤：步骤一：提供半导体器件区，用于在其上形成层间介质层；步骤二：在步骤一中的半导体器件区上沉积一层SRO层；步骤三：在SRO层上沉积SION层；步骤四：在SION层上沉积PSG层；步骤五：在PSG层上沉积USG层，所述步骤一中所述半导体器件区包括半导体衬底、形成在所述半导体衬底上的有源区、浅沟槽隔离区，通过在所述半导体衬底中注入P型和N型杂质离子形成P阱和N阱结构，所述浅沟槽隔离区位于所述P阱和N阱之间，在所述半导体衬底上顺序形成栅极氧化层以及多晶硅栅极，所述多晶硅...

【专利技术属性】
技术研发人员：李健，
申请(专利权)人：无锡华润上华科技有限公司，
类型：发明
国别省市：江苏;32