一种FinFET半导体器件的制备方法技术

本发明专利技术涉及一种FinFET半导体器件的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成掩膜层；图案化所述掩膜层和部分所述半导体衬底，以形成多个沟槽和位于所述沟槽之间的鳍片；仅在所述沟槽底部和所述掩膜层的水平面上沿竖直方向沉积第一介电层；去除所述掩膜层上的所述第一介电层；去除所述掩膜层，得到高度均一的鳍片。本发明专利技术所述方法制备得到的器件顶部栅极高度均一性好，而且工艺过程更加简单，与现有工艺高度兼容，降低了工艺成本。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及，包括：提供半导体衬底；在所述半导体衬底上形成掩膜层；图案化所述掩膜层和部分所述半导体衬底，以形成多个沟槽和位于所述沟槽之间的鳍片；仅在所述沟槽底部和所述掩膜层的水平面上沿竖直方向沉积第一介电层；去除所述掩膜层上的所述第一介电层；去除所述掩膜层，得到高度均一的鳍片。本专利技术所述方法制备得到的器件顶部栅极高度均一性好，而且工艺过程更加简单，与现有工艺高度兼容，降低了工艺成本。【专利说明】
本专利技术涉及半导体制造工艺，具体地，本专利技术涉及。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备收到各种物理极限的限制。 随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。 随着尺寸的不断缩小以及器件性能的提高，在FinFET器件的制备工艺中所述顶部栅极高度(top gate height)的均一'丨生需要控制在埃这一级别上,但是对于现有制备工艺，在进行平坦化以及蚀刻过程中会造成栅极高度的不均一，现有技术制备FinFET器件的方法为: 首先参照图la，首先提供半导体衬底101，在所述半导体衬底上形成掩膜层102，所述掩膜层102可以为氮化物；参照图1b图案化所述掩膜层102和所述半导体衬底101形成多个浅沟槽，所述浅沟槽之间相互隔离；参照图lc，选用介电材料103填充所述浅沟槽，然后进行平坦化，如图1d所示；继续参照图le，浅沟槽的蚀刻，停止与所述掩膜层102上，该步骤可以选用常用的方法，例如平坦化；参照图lf，去除所述掩膜层102，同时去除部分所述介电材料103，在所述沟槽中形成氧化物凹陷，其中所述氧化物凹陷的深度并不一样；参照图lg，在所述氧化物凹陷的表面形成介质层104，所述介质层104为氧化物；参照图lh，沉积半导体材料层105，以填充所述凹陷，并进行平坦化步骤，以形成顶部栅极结构，如图1i所示，其中所述顶部栅极结构具有不同的高度，分别为Hl和H2。现有技术中通过所述方法可以制备得到FinFET，在理想情况下，所有栅极结构中的鳍片结构具有相同的高度，如此可以保证器件性能的的一致性和可预测性，但是如上述方法所示在制备过程中平坦化步骤以及蚀刻步骤，在该步骤中由于各种原因，造成所述顶部栅极结构具有不同的高度，甚至在该过程中所述顶部栅极结构高度差会达到不可接受的程度。在机械平坦化步骤中在介电材料上可能会产生并非真正平面的表面，以此表面为基础进行图案化时可能会进一步扩大所述差距。 因此，为了进一步提高FinFET器件的性能，需要对现有技术中器件制备方法做进一步的改进，以便得到高度均一的鳍片结构和顶部栅极结构。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 为了有效解决上述问题，本专利技术提出了，包括: 提供半导体衬底； 在所述半导体衬底上形成掩膜层； 图案化所述掩膜层和部分所述半导体衬底，以形成多个沟槽和位于所述沟槽之间的轄片； 仅在所述沟槽底部和所述掩膜层的水平面上沿竖直方向沉积第一介电层； 去除所述掩膜层上的所述第一介电层； 去除所述掩膜层，得到高度均一的鳍片。 作为优选，在去除所述掩膜层上的所述第一介电层之前还包括: 仅在所述第一介电层的水平面上沿竖直方向沉积牺牲材料层； 沉积第二介电层，以填充所述沟槽。 作为优选，平坦化所述第二介电层至所述掩膜层，以去除所述掩膜层上的所述第一介电层。 作为优选，在去除所述掩膜层，以露出所述鳍片之后还包括: 去除所述第二介电层，以露出所述牺牲材料层； 去除所述牺牲材料层，以露出所述第一介电层，得到高度均一的鳍片。 作为优选，所述方法还包括以下步骤: 在所述第一介电层和所述鳍片上沉积栅氧化物层； 在所述栅氧化物层上沉积栅材料层，以填充所述沟槽； 执行平坦化步骤停止于所述栅材料层，以形成顶部高度均一的栅极结构。 作为优选，沉积所述第一介电层的方法为气体团簇离子束沉积。 作为优选，所述第一介电层为氧化物层。 作为优选，沉积所述牺牲材料层的方法为气体团簇离子束沉积。 作为优选，所述牺牲材料层为氮化物层。 作为优选，所述沟槽的深度为3000-6000埃。 作为优选，所述掩膜层为氮化物。 作为优选，选用热磷酸溶液去除所述掩膜层。 作为优选，选用热磷酸溶液去除所述牺牲材料层。 作为优选，所述第二介电层为氧化物层。 作为优选，选用灰化法去除所述第二介电层。 作为优选，所述栅氧化物层的厚度为2_5nm。 在本专利技术中为了使制备得到的鳍片和顶部高度均一的栅极结构，在形成鳍片后，选用方向导向性方法沉积介电层以及位于所述介电层上的牺牲材料层，所述方向导向性方法优选为GCIB方法，由于所述方法仅在所述沟槽和鳍片表面上垂直生长形成所述介电层和牺牲材料层，不会在侧壁上生长沉积，因而也就避免了再蚀刻去除的步骤，同时所述鳍片上以及沟槽内填充的材料均选用和所述鳍片具有较大蚀刻选择比的材料，以保证在蚀刻去除的过程中不会对所述鳍片造成损坏，使得到鳍片和顶部高度均一。本专利技术所述方法制备得到的器件栅极结构的顶部高度均一性好，而且工艺过程更加简单，与现有工艺高度兼容，降低了工艺成本。 【专利附图】【附图说明】 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图la_i为现有技术中制备FinFET制备过程首I]面不意图； 图2a_k为本专利技术一【具体实施方式】中FinFET制备过程剖面示意图； 图3为采用气体团簇离子束沉积介电层的剖面示意图； 图4为本专利技术一【具体实施方式】中制备所述FinFET的工艺流程图。 【具体实施方式】 在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。 为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本专利技术所述FinFET半导体器件的制备方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。 应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形本文档来自技高网...

【技术保护点】
一种FinFET半导体器件的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成掩膜层；图案化所述掩膜层和部分所述半导体衬底，以形成多个沟槽和位于所述沟槽之间的鳍片；仅在所述沟槽底部和所述掩膜层的水平面上沿竖直方向沉积第一介电层；去除所述掩膜层上的所述第一介电层；去除所述掩膜层，得到高度均一的鳍片。

【技术特征摘要】

【专利技术属性】
技术研发人员：邓武峰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31