半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：在衬底中形成栅极沟槽；在栅极沟槽侧壁形成多种材料构成的栅极侧墙堆叠；在栅极沟槽底部以及栅极侧墙堆叠侧壁形成栅极堆叠。依照本发明专利技术的半导体器件及其制造方法，通过多次形成硬掩模以及相应的刻蚀，制造了多种不同材料的侧墙叠层，有效提高了沟槽栅极器件的绝缘性能。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种半导体器件制造方法，包括：在衬底中形成栅极沟槽；在栅极沟槽侧壁形成多种材料构成的栅极侧墙堆叠；在栅极沟槽底部以及栅极侧墙堆叠侧壁形成栅极堆叠。依照本专利技术的，通过多次形成硬掩模以及相应的刻蚀，制造了多种不同材料的侧墙叠层，有效提高了沟槽栅极器件的绝缘性能。【专利说明】
本专利技术涉及半导体集成电路制造领域，更具体地，涉及一种绝缘体上硅(SOI)晶体管及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。 现有的FinFET结构以及制造方法包括:1)S0I衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2)结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注人掺杂区，利用PN结来隔离鳍片与衬底；3)基于材料来隔离的体衬底FinFET,利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。 在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另夕卜，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向(以下称为χ-χ’方向或者第二方向，也即栅极线条延伸的方向)上形成的，对于沿沟道方向(以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向)上鳍片之间以及与衬底的隔离则不够完善。 此外，传统的超薄SOI (ETSOI)器件中，衬底区域完全被氧化硅等绝缘隔离物覆盖并且其上形成各种器件结构，难以简便地通过接触孔直接实现电连接，难以有效地调节衬底电压。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种创新性的，克服上述技术难题，有效提高器件性能以及降低制造成本。 实现本专利技术的上述目的，是通过提供一种半导体器件制造方法，包括:在衬底中形成栅极沟槽；在栅极沟槽侧壁形成多种材料构成的栅极侧墙堆叠；在栅极沟槽底部以及栅极侧墙堆叠侧壁形成栅极堆叠。 其中，形成栅极沟槽之前进一步包括:在衬底上形成衬垫层；刻蚀衬垫层和衬底，形成浅沟槽；在浅沟槽中填充绝缘材料形成浅沟槽隔离，浅沟槽隔离包围了有源区。 其中，衬垫层包括氧化物和氮化物的叠层。 其中，形成浅沟槽隔离之后进一步包括对衬底掺杂以调节阈值电压。 其中，采用选自HDPCVD、UHVCVD、MOCVD、MBE、ALD的高宽深此沉积工艺填充绝缘材料。 其中，衬底为体S1、体Ge、SO1、GeO1、SiGe、SiC、II1-V族化合物半导体、I1-VI族化合物半导体及其组合。 其中，形成栅极沟槽的步骤进一步包括:在衬底上形成硬掩模层堆叠；刻蚀硬掩模层堆叠形成硬掩模图形，具有暴露衬底的开口 ；通过开口继续刻蚀衬底，形成栅极沟槽。 其中，衬底为SOI时，栅极沟槽底部距离SOI的埋氧层的顶部的距离为2?20nm。 其中，硬掩模层堆叠包括氮化物、氧化物、非晶体及其组合。 其中，硬掩模层堆叠采用LPCVD、PECVD制造，厚度为100?2000A。 其中，栅极侧墙堆叠包括空气隙、氮化物、氧化物、非晶体及其组合。 其中，形成栅极侧墙堆叠的步骤进一步包括:在栅极沟槽底部以及侧壁形成第一栅极侧墙材料层；在第一栅极侧墙材料层侧壁形成第二栅极侧墙；选择性去除第一栅极侧墙材料层，形成空气隙构成的第一栅极侧墙；在第二栅极侧墙侧壁形成第三栅极侧墙。 其中，氧化形成第一栅极侧墙材料层，并且湿法腐蚀去除第一栅极侧墙材料层。 其中，形成第二栅极侧墙之后进一步包括:在栅极沟槽中形成填充层；对衬底掺杂，在栅极沟槽侧部形成源漏区；去除填充层。 其中，栅极堆叠包括高k材料的栅极绝缘层、功函数调节层、以及电阻调节层。 其中，形成栅极堆叠之后进一步包括:在衬底上形成接触刻蚀停止层和层间介质层；刻蚀层间介质层和接触刻蚀停止层形成源漏接触孔；在源漏接触孔中形成金属硅化物；在源漏接触孔中金属硅化物上形成源漏接触塞。 本专利技术还提供了一种半导体器件，包括:衬底，具有源漏区和沟道区；栅极堆叠，位于衬底中并且被源漏区和沟道区包围；多个材料构成的栅极侧墙堆叠，位于栅极堆叠与源漏区之间。 其中，栅极侧墙堆叠包括空气隙、氮化物、氧化物、非晶体及其组合。 进一步包括，位于源漏区中和/或上的金属硅化物，以及位于金属硅化物上的源漏接触塞。 依照本专利技术的，通过多次形成硬掩模以及相应的刻蚀，制造了多种不同材料的侧墙叠层，有效提高了沟槽栅极器件的绝缘性能。 【专利附图】【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中: 图1至图29为依照本专利技术的半导体器件制造方法各步骤的剖视图；以及 图30为依照本专利技术的半导体器件制造方法的示意性流程图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。值得注意的是，所有附图仅示出了各构件的相对位置关系而并未严格按照比例绘制。 首先，参照图30以及图1?图6，在衬底中形成浅沟槽隔离以及有源区。 如图1所示，提供衬底I。衬底I可以是体S1、SO1、体Ge、GeO1、SiGe、SiC、GeSb,也可以是II1-V族或者I1-VI族化合物半导体衬底，例如Ga本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底中形成栅极沟槽；在栅极沟槽侧壁形成多种材料构成的栅极侧墙堆叠；在栅极沟槽底部以及栅极侧墙堆叠侧壁形成栅极堆叠。

【技术特征摘要】

【专利技术属性】
技术研发人员：唐兆云，闫江，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11