半导体器件制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：提供SOI衬底，包括基底、埋氧层和顶层；在顶层中刻蚀形成栅极沟槽；在栅极沟槽中形成衬垫层和填充层；刻蚀填充层、衬垫层以及顶层，形成暴露埋氧层的开口，开口内的顶层构成有源区，栅极沟槽底部的顶层构成沟道区；在开口中填充绝缘材料形成浅沟槽隔离。依照本发明专利技术的半导体器件制造方法，在SOI顶层中刻蚀形成栅极沟槽并限定了下方的沟道区，填充栅极沟槽之后限定有源区和浅沟槽隔离，由此形成了超薄SOI半导体器件，实现了器件的小型化，提高了器件性能。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，包括：提供SOI衬底，包括基底、埋氧层和顶层；在顶层中刻蚀形成栅极沟槽；在栅极沟槽中形成衬垫层和填充层；刻蚀填充层、衬垫层以及顶层，形成暴露埋氧层的开口，开口内的顶层构成有源区，栅极沟槽底部的顶层构成沟道区；在开口中填充绝缘材料形成浅沟槽隔离。依照本专利技术的，在SOI顶层中刻蚀形成栅极沟槽并限定了下方的沟道区，填充栅极沟槽之后限定有源区和浅沟槽隔离，由此形成了超薄SOI半导体器件，实现了器件的小型化，提高了器件性能。【专利说明】
本专利技术涉及半导体集成电路制造领域，更具体地，涉及一种超薄绝缘体上硅(ETSOI)晶体管的制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。 现有的FinFET结构以及制造方法包括:1)S0I衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2)结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注人掺杂区，利用PN结来隔离鳍片与衬底；3)基于材料来隔离的体衬底FinFET,利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。 在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另夕卜，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向(以下称为χ-χ’方向或者第二方向，也即栅极线条延伸的方向)上形成的，对于沿沟道方向(以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向)上鳍片之间以及与衬底的隔离则不够完善。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种创新性的，通过在SOI衬底顶层中刻蚀形成栅极沟槽来减小器件高度以实现小型化，并且利用填充层为掩模沉积形成浅沟槽隔离以提高器件绝缘隔离性能。 实现本专利技术的上述目的，是通过提供一种，包括:提供SOI衬底，包括基底、埋氧层和顶层；在顶层中刻蚀形成栅极沟槽；在栅极沟槽中形成衬垫层和填充层；刻蚀填充层、衬垫层以及顶层，形成暴露埋氧层的开口，开口内的顶层构成有源区，栅极沟槽底部的顶层构成沟道区；在开口中填充绝缘材料形成浅沟槽隔离。 其中，埋氧层厚度80?200nm,顶层厚度30?lOOnm。 其中，衬垫层材质包括氧化娃、TE0S、氮化娃、氮氧化娃、非晶碳、类金刚石无定形碳(DLC)及其组合，厚度为5?30nm ;填充层材质包括氮化硅、非晶碳、DLC、多晶硅、单晶硅、非晶硅、多晶SiGe、多晶SiC及其组合，厚度为20?50nm。 其中，栅极沟槽底部的顶层构成的沟道区厚度为I?20nm。 其中，形成浅沟槽隔离之后进一步包括:平坦化浅沟槽、填充层直至暴露衬垫层；以填充层为掩模对两侧的顶层注入掺杂，形成源漏区；去除填充层，再次露出栅极沟槽；在栅极沟槽中形成栅极堆叠。 其中，栅极堆叠包括氧化物材料的界面层、高k材料的栅极绝缘层、氮化物材料的功函数调节层、以及电阻调节层。 其中，湿法腐蚀去除填充层。 其中，去除栅极沟槽底部的衬垫层，在栅极沟槽侧壁上保留衬垫层以用作栅极侧 m ο 其中，形成栅极堆叠之后进一步包括:在器件上形成层间介质层；刻蚀层间介质层形成暴露源漏区的接触孔；在接触孔中形成金属硅化物；在金属硅化物上形成接触塞。 本专利技术还提供了一种半导体器件，包括:衬底，具有基底、埋氧层和顶层；栅极堆叠，位于顶层中的有源区内；沟道区，位于顶层中栅极堆叠下方；源漏区，位于顶层中栅极堆叠两侧；浅沟槽隔离，位于顶层中的有源区外。 依照本专利技术的，在SOI顶层中刻蚀形成栅极沟槽并限定了下方的沟道区，填充栅极沟槽之后限定有源区和浅沟槽隔离，由此形成了超薄SOI半导体器件，实现了器件的小型化，提高了器件性能。 【专利附图】【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中: 图1至图14为依照本专利技术的各步骤的剖视图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。 如图1所示，提供衬底1，其可以是体S1、SO1、体Ge、GeOI, SiGe、GeSb，也可以是II1-V族或者I1-VI族化合物半导体衬底，例如GaAs、GaN, InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底I优选地为SOI或者SiGe、SiGeOI等含Si材质。在本专利技术一个优选实施例中，衬底I包括较厚的单晶硅Si基底1A、诸如氧化硅材质的埋氧层IB以及较薄的单晶Si顶层ic，其中埋氧层IB厚度例如800 - 2000 A并优选1450A，SOI顶层IC厚度例如300 - 1000A并优选800 A0 如图2所示，在衬底I (特别是SOI顶层1C)上形成第一光刻胶图形PR1。通过旋涂、喷涂、丝网印刷等工艺在整个器件上涂覆光刻胶层PR，并利用预定的掩模板曝光、显影形成第一光刻胶图形PR1，其中PRl具有位于有源区中心附近的开口以暴露衬底I顶层1C，用于限定将来栅极沟槽的位置。 如图3所示，以第一光刻胶图形PRl为掩模，刻蚀衬底I的顶层IC以形成栅极沟槽IG0依照顶层IC的材质不同可以选择各种各向异性本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：提供SOI衬底，包括基底、埋氧层和顶层；在顶层中刻蚀形成栅极沟槽；在栅极沟槽中形成衬垫层和填充层；刻蚀填充层、衬垫层以及顶层，形成暴露埋氧层的开口，开口内的顶层构成有源区，栅极沟槽底部的顶层构成沟道区；在开口中填充绝缘材料形成浅沟槽隔离。

【技术特征摘要】

【专利技术属性】
技术研发人员：唐兆云，闫江，唐波，贾宬，王大海，李峻峰，许静，王红丽，徐烨峰，高建峰，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11