环绕式沟槽接触部结构和制作方法技术

描述了一种环绕式源极/漏极沟槽接触部结构。多个半导体鳍状物从半导体衬底伸出。将沟道区设置到一对源极区/漏极区之间的每一鳍状物内。外延半导体层在所述源极区/漏极区之上覆盖每一鳍状物的顶表面和侧壁表面，从而在相邻鳍状物之间界定了高高宽比缝隙。将一对源极/漏极沟槽接触部电耦合至所述外延半导体层。所述源极/漏极沟槽接触部包括共形金属层和填充金属。所述共形金属层与所述外延半导体层共形。所述填充金属包括插塞和阻挡层，其中，所述插塞填充形成于所述鳍状物和所述共形金属层之上的接触沟槽，所述阻挡层充当所述插塞的衬，从而避免所述共形金属层材料和插塞材料的相互扩散。

【技术实现步骤摘要】
【国外来华专利技术】环绕式沟槽接触部结构和制作方法
本专利技术总体上涉及半导体器件的制造。具体而言，本专利技术的实施例涉及基于鳍状物的晶体管器件，其具有改善器件性能的环绕式源极/漏极接触部。
技术介绍
平面晶体管的限制具有受约束的努力来在降低器件尺寸的同时提高集成电路的性能。近来开发的基于鳍状物的晶体管能够借助环绕式双栅极和环绕式三栅极实现更加密集的器件部件封装和更大的电流控制。多个鳍状物的使用能够实现对器件规格的进一步剪裁以及性能的提高。但是，多鳍状物器件的源极/漏极接触部通常形成于鳍状物的顶部边缘之上，其可能由于鳍状物顶端处的电流拥堵而带来高电阻。附图说明图1A示出了根据本专利技术的实施例的具有环绕式接触部的半导体器件的截面图。图1B示出了根据本专利技术的实施例的具有环绕式接触部的半导体器件的三维透视图。图2A-2E示出了根据本专利技术的实施例的用于形成多鳍状物半导体器件的过程的三维透视图。图2F-2H示出了根据本专利技术的实施例的用于在多鳍状物半导体器件的源极区/漏极区上形成环绕式接触部的过程的截面图。图3示出了根据本专利技术的实施例的计算装置。具体实施方式描述了一种用于与多鳍状物晶体管结合使用的环绕式源极/漏极沟槽接触结构以及用于形成这样的环绕式沟槽接触部的方法。将联系具体的细节描述本专利技术，以提供对本专利技术的彻底理解。本领域技术人员将认识到能够在无需这些具体细节的情况下实践本专利技术。在其他情况下，没有通过具体的细节描述众所周知的半导体工艺和设备，以避免对本专利技术造成不必要的模糊。此外，附图所示的各种实施例只是说明性的表示，其未必是按比例绘制的。文中公开了用于多鳍状物MOSFET器件的环绕式源极/漏极沟槽接触部以及用于形成这样的环绕式沟槽接触部的方法。基于鳍状物的晶体管结构包括多个半导体鳍状物，每一鳍状物具有顶表面和侧表面。所述鳍状物沿与衬底表面正交的方向具有高的高宽比，从而在保持小的器件覆盖面积的同时提高可用于器件形成的表面面积。所述的具有高高宽比的鳍状物被紧密隔开，在每一相邻的鳍状物之间建立了具有高高宽比的缝隙。栅极堆叠结构环绕每一鳍状物的一部分的顶表面和侧表面，在其内界定了沟道区。每一鳍状物具有一对处于所述沟道区的相对两侧的源极区/漏极区。外延生长的半导体层覆盖每一鳍状物在所述源极区/漏极区内的顶表面和侧表面。所述外延半导体层提高了可用于形成源极/漏极接触部的表面面积，并使鳍状物之间的缝隙狭窄。通过栅极侧壁间隔体使所述栅极堆叠结构与所述源极区/漏极区的所述外延部分绝缘。源极/漏极沟槽接触部结构通过顺应所述外延半导体层的表面而环绕每一源极区/漏极区，从而建立了从所述鳍状物的顶部到底部的接触部。所述源极/漏极沟槽接触部结构包括接触金属层和填充金属。所述接触金属层是共形的、均匀厚度的层，其建立了与所述外延半导体层之间的高表面面积、低势垒高度的界面。在实施例中，所述接触金属层完全填充了鳍状物之间的每一高高宽比的缝隙。将所述接触金属层材料选择为具有使金属－半导体界面处的势垒高度最小化的功函数。所述填充金属填充了所述接触金属层和所述鳍状物以上的接触沟槽。在实施例中，所述充填材料填充了所述高高宽比缝隙的一部分。所述填充金属包括通过阻挡层内衬的导电金属插塞。所述阻挡层可以避免所述插塞材料和所述接触金属层材料相互扩散，改进所述插塞和所述接触部的粘附，和/或在插塞材料的沉积过程中避免对接触金属的化学侵蚀。当在主要接触鳍状物顶端的常规多鳍状物源极/漏极接触部当中发生电流拥堵的时候，所公开的环绕式接触部由于顺应着每一鳍状物的源极区/漏极区的顶表面和侧表面，能够实现更大的接触表面面积，并且在不提高鳍状物间距的情况下降低电流拥堵。此外，通过选择材料降低所述鳍状物的源极区/漏极区与所述金属接触部的界面处的电阻，以获得适当的金属－半导体势垒高度。本专利技术的这些方面能够进一步控制接触电阻和驱动电流，从而随着器件尺寸的持续缩小而提高器件性能。图1A-B示出了具有环绕式源极/漏极沟槽接触部的多鳍状物晶体管的多个视图。图1A示出了沿图1B的A-A'线获得的贯穿器件的源极区/漏极区的截面图。图1B是示出了多鳍状物晶体管的栅极部分以及相对的源极区/漏极区的三维透视图。根据本专利技术实施例，在图1A-B中示出了一种多鳍状物晶体管。鳍状物102从半导体衬底110延伸出。作为例子，示出了一种三鳍状物器件，以达到举例说明的目的，但是应当理解，替代实施例可以包括更多或更少的鳍状物。隔离区101将每一鳍状物102的基部隔开，以降低来自鳍状物的基部的漏电流。鳍状物102具有高高宽比，其使能针对小的器件覆盖区的更宽的有效栅极宽度。将鳍状物高宽比定义为鳍状物高度Hf与鳍状物宽度Wf的比值。如图1A所示，鳍状物高度Hf是所述鳍状物沿与衬底110的表面正交的方向在隔离区101以上延伸的高度。鳍状物宽度Wf是垂直于鳍状物高度并且平行于图1A所示的源极区/漏极区的截面的鳍状物尺寸。鳍状物102可以具有10-100nm的高度和5-20nm的宽度，并且可以具有大于4的高宽比。在实施例中，鳍状物102具有50nm的高度和10nm的宽度。栅极结构126环绕所述鳍状物的一部分的侧表面和顶表面，从而界定了设置于所述鳍状物内的沟道区114。栅极结构126可以包括栅极电介质和栅电极。所述栅极电介质将栅电极与鳍状物隔离开。栅极电介质材料是半导体领域公知的，例如，其可以是高k材料，例如，氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。栅极电介质还可以包括处于鳍状物表面上的自然氧化物。栅电极可由金属层构成，例如，金属层可以是但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅电极由形成于功函数设定材料以上的非功函数设定填充材料构成。将一对源极区/漏极区112设置到沟道区114的相对侧上。在实施例中，每一源极区/漏极区112包括鳍状物的一部分以及生长在鳍状物表面上的外延半导体层103。在源极区/漏极区112内，在鳍状物102的顶表面和侧壁表面上生长外延半导体层103，以增加可用于形成源极/漏极接触部的表面面积。此外，外延半导体层103可以通过校正先前的蚀刻过程对鳍状物造成的损坏，来改善鳍状物和源极/漏极沟槽接触部之间的金属－半导体界面。在实施例中，直接从鳍状物表面生长外延半导体层103将得到共形或者接近共形的材料层。在实施例中，外延半导体层103具有均匀的厚度。外延半导体层103的厚度可达20nm。在实施例中，外延半导体层103具有5nm的厚度。源极区/漏极区112可以是掺杂的或者是非掺杂的。在具体实施例中，对所述源极区/漏极区进行p型掺杂，以形成PMOS器件。在另一具体实施例中，对所述源极区/漏极区进行n型掺杂，以形成NMOS器件。可以对沟道区114进行与源极区/漏极区相反的掺杂。此外，通过侧壁间隔体121使外延半导体层103与栅极结构126的侧壁绝缘。在实施例中，侧壁间隔体121由绝缘电介质材料构成，例如，绝缘电介质材料可以是但不限于二氧化硅、氮氧化硅或氮化硅。鳍状物被紧密隔开，以保持小的器件覆盖面积。鳍状物102之间可以相隔25-70nm。在具体实施例中，鳍状本文档来自技高网...

【技术保护点】
一种器件，包括：具有多个半导体鳍状物的衬底，其中，每一半导体鳍状物具有设置于一对源极区/漏极区之间的沟道区；在相邻半导体鳍状物之间的缝隙，其中，所述缝隙具有高的高宽比；以及电耦合至所述半导体鳍状物的源极/漏极接触部，其中，所述源极/漏极接触部完全填充每一缝隙。

【技术特征摘要】
【国外来华专利技术】1.一种器件，包括：具有多个半导体鳍状物的衬底，其中，每一半导体鳍状物具有与隔离区横向相邻的基部以及在所述基部和所述隔离区之上延伸的鳍状物部分，并且其中，所述鳍状物部分具有设置于一对半导体源极区/漏极区之间的沟道区；位于所述多个半导体鳍状物上方的层间电介质层，所述层间电介质层具有使每一个所述半导体鳍状物的所述半导体源极区/漏极区中的一个露出并且使所述导体鳍状物之间的所述隔离区的一部分露出的沟槽；在相邻半导体鳍状物之间的缝隙，其中，所述缝隙延伸到由所述沟槽露出的所述隔离区的所述部分；以及位于所述沟槽中且电耦合至每一个所述半导体鳍状物的所述半导体源极区/漏极区中的所述一个的源极/漏极接触部，其中，所述源极/漏极接触部包括：位于所述沟槽中以及每一个所述半导体鳍状物的所述半导体源极区/漏极区中的所述一个上且位于延伸到相邻的半导体鳍状物之间的所述隔离区的所述缝隙中的接触金属，所述接触金属还具有沿着所述沟槽的侧壁的部分；以及位于所述沟槽中的所述接触金属上以及位于所述接触金属沿着所述沟槽的所述侧壁的所述部分之间且与其横向相邻的填充金属，所述填充金属的底表面位于所述多个半导体鳍状物的顶表面之上。2.根据权利要求1所述的器件，其中，每一半导体鳍状物包括处于所述源极区/漏极区内的外延半导体层。3.根据权利要求1所述的器件，其中，所述接触金属完全填充每一缝隙。4.根据权利要求1所述的器件，其中，所述接触金属选自由钛、铪、锆、钽、铝及其导电合金、碳化物、硅化物和锗化物构成的组。5.根据权利要求1所述的器件，其中，所述接触金属选自由钌、钯、铂、钴、镍、导电金属氧化物和导电金属氮化物构成的组。6.根据权利要求1所述的器件，其中，所述填充金属包括插塞金属和阻挡层。7.根据权利要求6所述的器件，其中，所述插塞金属选自由钨、铜、铝、钴、镍、铂、银和金构成的组。8.根据权利要求6所述的器件，其中，所述阻挡层选自由氮化钛、钽、氮化钨和氮化钽构成的组。9.根据权利要求1所述的器件，其中，所述半导体鳍状物具有10-100nm的高度。10.根据权利要求1所述的器件，其中，所述半导体鳍状物具有5-30nm的宽度。11.根据权利要求2所述的器件，其中，所述外延半导体层具有小于25nm的厚度。12.根据权利要求1所述的器件，其中，所述半导体鳍状物被间隔开25-100nm。13.根据权利要求1所述的器件，其中，相邻外延半导体层之间的所述缝隙的高宽比为2或更大。14.一种p型晶体管，其包括：多个半导体鳍状物，其中，每一半导体鳍状物具有与隔离区横向相邻的基部以及在所述基部和所述隔离区之上延伸的鳍状物部分，并且其中，所述鳍状物部分具有设置于一对p型半导体源极区/漏极区之间的n型沟道区；位于所述多个半导体鳍状物上方的层间电介质层，所述层间电介质层具有使每一个所述半导体鳍状物的所述p型半导体源极区/漏...

【专利技术属性】
技术研发人员：J·施泰格瓦尔德，T·加尼，O·戈隆茨卡，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US