非易失性半导体存储器以及非易失性半导体存储器的制造方法技术

本发明专利技术提供一种消除了因过程充电而产生的弊端的非易失性半导体存储器。非易失性半导体存储器的特征在于，包括：硅基板；第一氧化硅膜；第二氧化硅膜；第一氮化硅膜；第二氮化硅膜，所述第一氧化硅膜被层叠于所述硅基板上，所述第一氮化硅膜被层叠于所述第一氧化硅膜上，所述第二氧化硅膜被层叠于所述第一氮化硅膜上，所述第二氮化硅膜以第一部分与所述第一氮化硅膜相接并且第二部分与所述硅基板相接的方式而被层叠。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术提供一种消除了因过程充电而产生的弊端的非易失性半导体存储器。非易失性半导体存储器的特征在于，包括：硅基板；第一氧化硅膜；第二氧化硅膜；第一氮化硅膜；第二氮化硅膜，所述第一氧化硅膜被层叠于所述硅基板上，所述第一氮化硅膜被层叠于所述第一氧化硅膜上，所述第二氧化硅膜被层叠于所述第一氮化硅膜上，所述第二氮化硅膜以第一部分与所述第一氮化硅膜相接并且第二部分与所述硅基板相接的方式而被层叠。【专利说明】
本专利技术涉及一种具有氧化硅膜-氮化硅膜-氧化硅膜的层叠结构的非易失性半导体存储器以及该非易失性半导体存储器的制造方法。
技术介绍
一直以来，存在一种能够反复实施读取以及写入的、被称为EEPROM(ElectricalIyErasable Programmable Read-Only Memory:带电可擦写可编程只读存储器)的半导体存储器。EEPROM为，即使切断电源但所存储的数据也不会消失的非易失性半导体存储器，尤其将数据的改写能够针对一部分或者全部而统一实施的存储器称为闪存。 虽然闪存中存在被称为NAND型以及NOR型的类型，但无论哪种情况下存储单元本身均具有类似的结构，在该存储单元的结构中存在被称为浮栅型的结构和被称为电荷阱型的结构。浮栅型以及电荷阱型均具有MIS型晶体管的结构。浮栅型为，通过在栅极绝缘膜内设置浮栅电极并将电荷保持在该浮栅电极上，从而实施数据的存储的类型。与此相对，电荷陷阱型为，栅极绝缘膜具有氧化硅膜-氮化硅膜-氧化硅膜的层叠结构(0N0结构)，且因电荷蓄积于氮化硅膜与硅基板侧的氧化硅膜的界面附近所存在的离散阱中从而使晶体管的阈值变化，由此来保持数据的类型。在电荷阱型中存在被称为SONOS(Silicon OxideNitride Oxide Semiconductor)型、MONOS(Metal Oxide Nitride Oxide Semiconductor)型的类型。另外，浮栅型以及电荷阱型中的任意一种类型中均将硅基板侧的氧化膜称为隧道氧化膜。 虽然以前浮栅型为主流，但是近年来处于采用电荷阱型的示例增加的趋势下。作为其理由可例举为，在浮栅型的情况下，为了将电荷捕获到浮栅层上，从而对于隧道氧化膜要求较高的绝缘性，而在电荷阱型的情况下则具有如下优点，即，由于将电荷捕获到作为绝缘膜的氮化硅膜的离散阱中，因此与浮栅型相比，多数情况下即使隧道氧化膜的一部分的绝缘性少许降低也不会成为问题。此外，由于采用电荷阱型时隧道氧化膜本身的厚度也能够设定得较薄，因此采用电荷阱型时能够降低数据的写入电压也是较大的优点。 虽然基于上述的理由等而使电荷阱型逐渐被优选，但是也存在使数据的保持特性和写入/消除的重复耐久性进一步提高的要求。为了应对该要求，在专利文献I中记载有作为阱的形成层而设置通过原子层化学的气相生长法而成膜的、S12与Si3N4的中间组成的S1xNy薄膜的技术。并记载有如下内容，即，由于通过以这样的方式设置阱层，从而能够以高密度且较好的控制性而将阱形成为所期望的深度，且能够使数据的保持特性和写入/消除的重复耐久性提高，并且能够增大作为存储效果的阈值电压之差，因此在多值化上也较为有利。 在先技术文献 专利文献 专利文献1:日本特开2002-222876号公报
技术实现思路
专利技术所要解决的课题 然而，即使设置能够增大阈值电压之差的阱层，但当在制造工序中在阱层上捕获电荷且维持在捕获有该电荷的状态下而结束制造工序时，仍存在与未捕获该电荷的状态相比阈值电压将会变动的问题。 用于解决课题的方法 本专利技术是为了解决上述的问题或课题中的至少一个而被完成的，其能够作为以下的应用例或实施方式来实现。 本应用例所涉及的非易失性半导体存储器的特征在于，包括:硅基板；第一氧化硅膜；第二氧化硅膜；第一氮化硅膜；第二氮化硅膜，所述第一氧化硅膜被层叠于所述硅基板上，所述第一氮化硅膜被层叠于所述第一氧化硅膜上，所述第二氧化硅膜被层叠于所述第一氮化硅膜上，所述第二氮化硅膜以第一部分与所述第一氮化硅膜相接并且第二部分与所述硅基板相接的方式而被层叠。 根据该结构，非易失性半导体存储器的电荷的保持部由被层叠于娃基板上的第一氧化娃膜、第一氮化娃膜以及第二氧化娃膜构成(0N0结构)，且具有第二氮化娃膜与第一氮化硅膜以及硅基板相接的结构，从而能够将在制造时的预定的工序中被捕获到ONO结构中的多余的电荷，在其他预定的工序中经由第二氮化硅膜向硅基板扩散，从而能够降低该多余的电荷对于阈值电压的影响。由此，能够实现存储器的动作的高速化、低电压化。 关于ONO结构存在如下情况，S卩，在其制造过程中第一氮化硅膜成为捕获了电荷的状态且在维持捕获了电荷的状态下制造被完成。在这样的情况下，处于被捕获到第一氮化硅膜上的状态下的电荷的量有可能对作为非易失性半导体存储器的动作造成影响。当处于被捕获到第一氮化硅膜上的状态下的电荷较多时，作为存储器的写入动作中的阈值电压将变得较高。当阈值电压变得较高时，认为在作为非易失性半导体存储器而实施了写入动作的情况下，在第一氮化硅膜上新被捕获到的电荷的量将变得较少。这将对作为存储器而实施的读取动作时所流过的电流的量造成影响，并造成在存储器的数据输出上产生预定的变化时将需要更多的时间。因此，在由第一氮化硅膜捕获到较多电荷的状态下制造工序被完成了的非易失性半导体存储器，将成为不适于高速、低电压动作的非易失性半导体存储器。另外，由于存储器的阈值电压将从设计值而发生变动，因此在伴随有阈值电压的变动的沟道部的杂质浓度的变更、调整方面存在限制。 如本应用例所示，通过使第二氮化硅膜的第一部分与第一氮化硅膜相接，且使第二氮化硅膜的第二部分与硅基板相接，从而能够使在预定的工序中被捕获到第一氮化硅膜上的电荷在该预定的工序之后的其他预定的工序中经由第二氮化硅膜而向硅基板扩散。由此能够实现处于被捕获到第一氮化硅膜上的状态下的电荷量的降低化，且能够使非易失性半导体存储器的动作高速化、低电压化。 本应用例所涉及的非易失性半导体存储器的特征在于，包括:硅基板；第一氧化硅膜；第二氧化硅膜；第三氧化硅膜；第一氮化硅膜；第二氮化硅膜，所述第一氧化硅膜被层叠于所述硅基板上，所述第一氮化硅膜被层叠于所述第一氧化硅膜上，所述第二氧化硅膜被层叠于所述第一氮化硅膜上，所述第三氧化硅膜的厚度薄于所述第一氧化硅膜的厚度，所述第二氮化硅膜的第一部分与所述第一氮化硅膜相接并且所述第二氮化硅膜的第二部分经由所述第三氧化硅膜而与所述硅基板相接。 根据该结构，非易失性半导体存储器的电荷的保持部由被层叠于硅基板上的第一氧化娃膜、第一氮化娃膜以及第二氧化娃膜构成(0N0结构)，且具有第二氮化娃膜与第一氮化硅膜相接并且经由第三氧化硅膜而与硅基板相接的结构，从而能够在制造时的预定的工序中，将被捕获到ONO结构中的多余的电荷，在其他的预定的工序中经由第二氮化硅膜以及第三氧化硅膜而进行扩散，从而能够降低该多余的电荷对于阈值电压的影响。由此，能够实现存储器的动作的高速化、低电压化。 如上所述，在制造过程中进一步减少被捕获到第一氮化硅膜上的电荷具有使非易失性半导体存储器的动作高速化、低电压化的效果。由于第三氧化本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器，其特征在于，包括：硅基板；第一氧化硅膜；第二氧化硅膜；第一氮化硅膜；第二氮化硅膜，所述第一氧化硅膜被层叠于所述硅基板上，所述第一氮化硅膜被层叠于所述第一氧化硅膜上，所述第二氧化硅膜被层叠于所述第一氮化硅膜上，所述第二氮化硅膜以第一部分与所述第一氮化硅膜相接且第二部分与所述硅基板相接的方式而被层叠。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：福本洋平，佐佐木隆兴，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：日本;JP