存储器结构及其制造方法与半导体元件技术

本发明专利技术公开了一种存储器结构及其制造方法与半导体元件，该存储器结构至少包括多个存储器元件以及多条位线。位线分别连接各个存储器元件，且这些位线是由互相平行的双层位线所构成。因此，能达成通过增加位线线宽来降低其电阻。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种存储器结构及其制造方法与半导体元件，该存储器结构至少包括多个存储器元件以及多条位线。位线分别连接各个存储器元件，且这些位线是由互相平行的双层位线所构成。因此，能达成通过增加位线线宽来降低其电阻。【专利说明】存储器结构及其制造方法与半导体元件
本专利技术是有关于一种半导体元件，且特别是有关于一种能降低位线阻值的存储器 结构及其制造方法与半导体元件。
技术介绍
近年来存储器元件的工艺已往纳米世代发展，从早年的数百纳米工艺到最近40 纳米以下的工艺。虽然每一个工艺技术可以较前代技术增加产量，但工艺良率的稳定度与 元件的效率等问题却日益困难。 以40纳米工艺为例，因为工艺的设计规范（design rule)限制，所以几乎只能用 铜工艺制作位线。而且，随着元件尺寸缩小，位线的片电阻不可避免地也会增加，而影响元 件效率。
技术实现思路
本专利技术的目的在于提供一种存储器结构，能在元件尺寸缩小的同时防止位线片电 阻增加。 本专利技术的另一目的在于提供一种存储器结构的制造方法，能在工艺的设计规范下 将位线的线宽扩大至2倍以上。 本专利技术的又一目的在于提供一种半导体结构，可将铝工艺用于40nm世代以下的 元件。 本专利技术的存储器结构的制造方法包括形成多个存储器元件，然后形成多条位线分 别连接各个存储器元件，其中所述位线是由互相平行的双层位线所构成。 在本专利技术的一实施例中，上述存储器元件包括存储单元或存储器串列。 在本专利技术的一实施例中，上述位线包括铝层或铜内连线。 在本专利技术的一实施例中，上述位线的线宽大于工艺的设计规范的下限。 在本专利技术的一实施例中，形成上述位线的方法包括在多个存储器元件上形成多条 第一位线以及形成多条该第二位线，每条该第二位线在两相邻的该第一位线之间的上方。 在本专利技术的一实施例中，在形成多条第一位线之前还包括形成多个第一层位线接 触窗，用以分别与各第一位线电性接触。 在本专利技术的一实施例中，在形成该多条第二位线之前还包括于第一层位线接触窗 的上方形成多个第二层位线接触窗，用以分别与各第二位线电性接触。 在本专利技术的一实施例中，形成第二层位线接触窗与第二位线的方法是单一图案化 工艺。 在本专利技术的一实施例中，上述第二层位线接触窗包括钨接触窗或铜接触窗。 本专利技术的半导体结构包括多个半导体元件以及多条内连线。内连线分别连接各个 半导体元件，且这些内连线是由互相平行的双层导线所构成。 在本专利技术的另一实施例中，上述半导体元件包括存储器元件。 在本专利技术的另一实施例中，上述内连线包括铝层或铜内连线。 在本专利技术的另一实施例中，上述内连线的线宽大于工艺的设计规范的下限。 在本专利技术的另一实施例中，上述内连线中不同层的导线在布局上有部份重叠。 在本专利技术的另一实施例中，上述双层导线包括多条第一导线以及多条第二导线， 每一第二导线位于两相邻的第一导线之间的上方。 在本专利技术的另一实施例中，上述半导体结构还包括多个第一层接触窗以及多个第 二层接触窗，第一层接触窗分别与各第一导线电性接触，第二层接触窗位于第一层接触窗 的上方，其中各个第二层接触窗分别与各个第二导线电性接触。 在本专利技术的另一实施例中，上述多个第二层接触窗交错配置。 在本专利技术的另一实施例中，上述第二层接触窗与第二导线是以单一图案化工艺形 成的。 在本专利技术的另一实施例中，上述第二层接触窗包括钨接触窗或铜接触窗。 基于上述，本专利技术的结构因为将互相平行的位线分为双层结构，所以当元件尺寸 缩小的同时，位线的线宽仍能超出工艺之设计规范两倍以上，所以可降低位线片电阻，甚至 用铝取代40nm世代以下的铜工艺。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。 【专利附图】【附图说明】 图1A-1至图1F-3是依照本专利技术的第一实施例的一种存储器结构的制造流程示意 图。 图2A-1至图2C是依照本专利技术的第二实施例的一种存储器结构的制造流程示意 图。 图3A至图3E是依照本专利技术的第三实施例的一种存储器结构的制造流程上视图。 其中，附图标记说明如下： 100、300 :衬底 102、302:隔离结构 104、3〇4 :掺杂区 106、306a、306b :第一层位线接触窗 108 :第一接触窗 110:介层窗 112、114、132 :介电层 116:阻障层 118、3〇8 :蚀刻终止层 120 :氧化层 122、310 :第一位线 124、312 :间隙壁 126 :沟道 128、202、314 :衬层 130、200、316 :第二层位线接触窗 134、318 :第二位线 136 :掩膜层 138 :双层位线 【具体实施方式】 图1A-1至图1F-3是依照本专利技术的第一实施例的一种存储器结构的制造流程示意 图，而且本实施例是以NAND Flash为例，但本专利技术并不局限于此。 请参照图1A-1与图1A-2,图1A-1是上视图、图1A-2是图1A-1的II-II线段的剖 面图。在图1A-1与图1A-2中，衬底100内有隔离结构102与作为存储器结构的主动区的 掺杂区104,由于本实施例是以NAND Flash为例，所以每一个掺杂区104代表单一存储器元 件，即存储器串列（memory string)的一部分；如果是其他类的存储器元件，则掺杂区104 可为存储单元的一部分。前述存储单元或存储器串列都属于现有的存储器元件，故在本实 施例中不详细说明。而在衬底100上形成有多个第一层位线接触窗106,这些第一层位线接 触窗106可能包括与掺杂区104直接接触的第一接触窗108以及与第一接触窗108直接接 触的介层窗110,这样的设计有时是为了配合存储器元件本身的结构与类型，因此本专利技术中 的第一层位线接触窗106亦可只有第一接触窗108,而无介层窗110。而且第一层位线接触 窗106的配置是采间隔配置，亦即同一剖面上的两两第一层位线接触窗106之间是间隔着 一个掺杂区104。此外，第一接触窗108以及介层窗110都是形成在介电层112与114内， 且于金属材料的第一接触窗108和介电层112之间、以及介层窗110与介电层114之间，均 设有阻障层116(如Ti/TiN)。 接着，请参照图1B-1与图1B-2,图1B-1是上视图、图1B-2是图1B-1的II-II线 段的剖面图。在介电层114上形成氮化硅层作为蚀刻终止层118,再对其进行图案化，以露 出第一层位线接触窗106。蚀刻终止层118除氮化硅以外，也可采用其他适合的材质，本发 明并不限于此。 然后，请参照图1C-1与图1C-2,图1C-1是上视图、图1C-2是图1C-1的II-II线 段的剖面图。在上一步骤露出的第一层位线接触窗106上形成由Ti/Al与氧化层120组成 的迭层，再图案化所述迭层而得到经由第一层位线接触窗106与掺杂区104电性相连的第 一位线122,且于第一位线122和氧化层120之间可设有如Ti/TiN的阻障层（未绘示）。第 一位本文档来自技高网...

【技术保护点】
一种存储器结构的制造方法，其特征在于所述制造方法包括：形成多个存储器元件；以及形成多条位线分别连接各该存储器元件，其中该位线是由互相平行的双层位线所构成。

【技术特征摘要】

【专利技术属性】
技术研发人员：朴哲秀，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71