具有穿模的第一级互连的3D集成电路封装件制造技术

描述了具有穿模的第一级互连的3D集成电路封装件以及形成这样的封装件的方法。例如，半导体封装件包含衬底。底部半导体管芯具有活动侧，该活动侧具有表面区域。底部半导体管芯利用远离衬底的活动侧而耦合到衬底。顶部半导体管芯具有活动侧，该活动侧具有大于底部半导体管芯的表面区域的表面区域。顶部半导体管芯利用接近衬底的活动侧而耦合到衬底。底部半导体管芯的活动侧面对并且传导地耦合到顶部半导体管芯的活动侧。顶部半导体管芯通过绕过底部半导体管芯的第一级互连而传导地耦合到衬底。

【技术实现步骤摘要】
【国外来华专利技术】具有穿模的第一级互连的3D集成电路封装件
本专利技术的实施例在封装件领域中，并且特别是具有穿模(through-mold)的第一级互连的3D集成电路封装件和形成这样的封装件的方法。
技术介绍
当前的消费者电子设备市场频繁地需求要求非常错综复杂的电路的复杂功能。缩放到越来越小的基本构建块(例如，晶体管)已经允许单个管芯上更错综复杂的电路的合成(利用每个进步的一代)。半导体封装件用于保护集成电路(IC)芯片或管芯，并且也向管芯提供到外部电路的电接口。随着更小的电子装置的需求的增加，半导体封装件被设计得更紧凑并且必须支持更大的电路密度。此外，更高性能装置的需求引起改进的半导体封装件的需要(它允许与后续组件处理兼容的薄封装外形和低的整体翘曲)。数年来，C4焊料球连接已经用于提供半导体装置与衬底之间的倒装芯片互连。倒装芯片或受控崩塌芯片连接(Controlled Collapse Chip Connection, C4)是用于半导体装置(例如，集成电路(IC)芯片、MEMS或部件)的一种安装，它利用焊料凸起(bump)而不是导线接合。焊料凸起沉积在C4焊盘上，位于衬底封装件的顶部一侧。为了将半导体装置安装到衬底，将半导体装置倒装过来(在安装区域上活动侧朝下)。焊料凸起用于将半导体装置直接连接到衬底。然而，此方式可能受限于安装区域的大小并且可能不容易适应层叠型管芯。因此，半球状的C4焊料凸起形成于绝缘层上和连接器焊盘(也被称为凸起焊盘)暴露的表面上，其中每个都是通过绝缘层或多个绝缘层中的通孔而暴露。然后，焊料凸起被加热到高于它们的熔点直到它们回流并且与管芯的铜柱凸起形成连接。可能使用多个不同的处理技术(包含蒸发、丝网印刷和电镀)来制作实际的C4焊料凸起。通过电镀的制作要求一系列基本操作来隔离C4凸起，这些操作典型地包含金属性种子层的沉积、图像化的光致抗蚀剂的施加(在C4焊料凸起的图案中)、焊料的电沉积、光致抗蚀剂的脱模、以及金属性种子层的子蚀刻。另一方面，传统的导线接合方式可能限制能够合理地包含在单个半导体封装件中的半导体管芯的数量。此外，当尝试在半导体封装件中封装大量半导体管芯时，可产生全面的结构性问题。因此，在半导体封装件的演进中需要附加的改进。
技术实现思路
本专利技术的实施例包含具有穿模的第一级互连的3D集成电路封装件以及形成这样的封装件的方法。在一实施例中，一种半导体封装件包含衬底。底部半导体管芯具有活动侧，该活动侧具有表面区域。底部半导体管芯利用远离衬底的活动侧而耦合到衬底。顶部半导体管芯具有活动侧，该活动侧具有大于底部半导体管芯的表面区域的表面区域。顶部半导体管芯利用接近衬底的活动侧而耦合到衬底。底部半导体管芯的活动侧面对并且传导地耦合到顶部半导体管芯的活动侧。顶部半导体管芯通过绕过底部半导体管芯的第一级互连而传导地耦合到衬底。在另一实施例中，一种制作半导体封装件的方法包含将多个分割(singulate)的第一管芯中的每个的活动侧接合到多个第二管芯的晶圆上的第二管芯的相应活动侧来形成晶圆级第一和第二管芯对。在晶圆级上在第一和第二管芯对上形成模塑层(moldinglayer)。从模塑层侧研磨(grind)晶圆来暴露每个第一管芯并且互连每个第二管芯的凸起。分割第一和第二管芯对。然后在相应封装件衬底上封装单独的第一和第二管芯对。在另一实施例中，半导体管芯对包含第一半导体管芯，其具有活动侧，该活动侧具有表面区域。第一半导体管芯不包含穿硅的通孔(TSV)。第二半导体管芯具有活动侧，该活动侧具有大于第一半导体管芯的表面区域的表面区域。第一半导体管芯的活动侧面对并且传导地耦合到第二半导体管芯的活动侧。第二半导体管芯包含绕过并且邻近于第一半导体管芯的互连。【附图说明】图1图示根据本专利技术的一实施例的具有穿模的第一级互连的3D集成电路封装件的截面图。图2图示根据本专利技术的一实施例的具有穿模的第一级互连的3D集成电路封装件的截面图。图3图示根据本专利技术的一实施例的具有穿模的第一级互连的3D集成电路封装件的截面图。图4图示根据本专利技术的一实施例的具有穿模的第一级互连的3D集成电路封装件的截面图。图5A图示根据本专利技术的一实施例的表示包含在制作半导体封装件的方法中提供进来的顶部管芯晶圆的操作的俯视图和截面图。图5B图示根据本专利技术的一实施例的表示包含在制作半导体封装件的方法中的底部管芯接合管芯附连(BDA)工艺的操作的俯视图和截面图。图5C图示根据本专利技术的一实施例的表示包含在制作半导体封装件的方法中在晶圆级形成模塑层的操作的俯视图和截面图。图图示根据本专利技术的一实施例的表示包含在制作半导体封装件的方法中的晶圆前侧研磨来暴露底部管芯和FLI凸起的操作的俯视图和截面图。图5E图示根据本专利技术的一实施例的表示包含在制作半导体封装件的方法中的晶圆后侧研磨来提供削薄的晶圆并且实现最终顶部管芯的目标厚度的操作的俯视图和截面图。图5F图示根据本专利技术的一实施例的表示包含在制作半导体封装件的方法中的切割来提供单独的顶部和底部管芯对的操作的截面图。图6是根据本专利技术的一实施例的计算机系统的示意图。【具体实施方式】描述了具有穿模的第一级互连的3D集成电路封装件以及形成这样的封装件的方法。在下文的描述中，阐述了大量具体细节(例如，封装架构和材料机制)，以便提供本专利技术的实施例的透彻理解。对于本领域技术人员而言将明显的是本专利技术的实施例可在没有这些具体细节的情况下实践。在其它实例中，没有详细描述熟知特征(例如，集成电路设计布局)以便不使得不必要地混淆本专利技术的实施例。此外，要理解，在图中示出的各实施例是说明性的表示并且不一定按比例绘制。本专利技术的一个或多个实施例的目标是三维(3D)集成电路(IC)半导体封装。在一实施例中，封装用穿模的第一级互连(FLI)来实现。本文描述的实施例可包含，但是不需要限于3D层叠管芯、面对面的3D层叠、穿模的FL1、以及中央处理单元(CPU)上的3D层叠管芯的使用。本文实施例的目标可在于近似10纳米的节点工艺或者超过该工艺。在一个或多个实施例中，层叠两个或者更多管芯而没有使用穿硅通孔(TSV)或导线接合。TSV方式是穿过方式，然而导线接合方式是绕过方式。本文描述的一个或多个实施例可被描述为混合的穿过和绕过方式。在一实施例中，一个或多个较小的管芯与较大的管芯面对面封装。传统的3D层叠IC架构典型地要求穿过至少一个活动管芯的TSV。穿过活动管芯的TSV是很昂贵的，至少部分由于与创建TSV自身关联的成本。此外，昂贵的管芯区域可被TSV加TSV阻止区消耗。因此，本文的至少一些实施例向3D封装提供无TSV方式。在特定实施例中(此处以概述形式和以下更多细节来描述)，由两个有源装置(例如，顶部活动管芯和底部活动管芯)的面对面的(FtF)层叠来形成3D 1C，而无需任何一个装置上的TSV。顶部管芯大于底部管芯。顶部管芯包含围绕底部管芯的高的铜凸起来向封装件衬底提供第一级互连(FLI)。为了简化组装工艺和结构化保护，FLI凸起嵌入到模塑化合物的内部。底部管芯间接地通过顶部管芯上的互连线路而电连接到封装件衬底(例如，用于电力输送等)。本文描述的以及关于一个或多个实施例的特征包含但不限于，Ca)没有TSV的3DIC封装件结构(例如，利用顶部活动管芯上的矮本文档来自技高网...

【技术保护点】
一种半导体封装件，包括：衬底；底部半导体管芯，具有活动侧，该活动侧具有表面区域，所述底部半导体管芯利用远离所述衬底的活动侧而耦合到所述衬底；以及顶部半导体管芯，具有活动侧，该活动侧具有大于所述底部半导体管芯的表面区域的表面区域，所述顶部半导体管芯利用接近所述衬底的活动侧而耦合到所述衬底，其中所述底部半导体管芯的活动侧面对并且传导地耦合到所述顶部半导体管芯的活动侧，并且其中所述顶部半导体管芯通过绕过所述底部半导体管芯的第一级互连而传导地耦合到所述衬底。

【技术特征摘要】
【国外来华专利技术】1.一种半导体封装件，包括: 衬底； 底部半导体管芯，具有活动侧，该活动侧具有表面区域，所述底部半导体管芯利用远离所述衬底的活动侧而耦合到所述衬底；以及顶部半导体管芯，具有活动侧，该活动侧具有大于所述底部半导体管芯的表面区域的表面区域，所述顶部半 导体管芯利用接近所述衬底的活动侧而耦合到所述衬底，其中所述底部半导体管芯的活动侧面对并且传导地耦合到所述顶部半导体管芯的活动侧，并且其中所述顶部半导体管芯通过绕过所述底部半导体管芯的第一级互连而传导地耦合到所述衬。2.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯通过从所述顶部半导体管芯的活动侧延伸出来并且邻近于所述底部半导体管芯的多个凸起而传导地耦合到所述衬底，所述多个凸起耦合到所述第一级互连。3.如权利要求2所述的半导体封装件，其中所述底部半导体管芯和所述多个凸起容纳在模塑层中。4.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯通过从所述顶部半导体管芯的活动侧延伸出来并且至少部分地邻近于所述底部半导体管芯和多个焊料球的多个凸起而传导地耦合到所述衬底，所述多个焊料球耦合到所述第一级互连。5.如权利要求4所述的半导体封装件，其中所述底部半导体管芯、所述多个凸起和所述多个焊料球容纳在模塑层中。6.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯通过从所述顶部半导体管芯的活动侧延伸出来但不邻近于所述底部半导体管芯和多个焊料球的多个凸起而传导地耦合到所述衬底，所述多个焊料球耦合到所述第一级互连。7.如权利要求6所述的半导体封装件，其中所述底部半导体管芯、所述多个凸起和所述多个焊料球容纳在模塑层中。8.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯通过从所述顶部半导体管芯的活动侧延伸出来并且邻近于所述底部半导体管芯的多个凸起柱而传导地耦合到所述衬底，所述多个凸起柱包括中间焊料球，并且所述多个凸起柱耦合到所述第一级互连。9.如权利要求8所述的半导体封装件，其中所述底部半导体管芯和所述多个凸起柱容纳在模塑层中。10.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯和所述底部半导体管芯通过底部填充材料层而另外耦合到所述衬底。11.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯配置为将电力提供到所述底部半导体管芯。12.如权利要求1所述的半导体封装件，其中所述顶部半导体管芯配置为促进所述底部半导体管芯与所述衬底之间的通信。13.如权利要求1所述的半导体封装件，其中所述底部半导体管芯不包括穿硅通孔(TSV)014.一种制作半导...

【专利技术属性】
技术研发人员：D马利克，RL桑克曼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US