包括与过孔结合的精细间距背面金属再分布线的互连结构制造技术

本文描述了3D互连结构及其制造方法，其中，金属再分布层(RDL)与穿硅过孔(TSV)一起被集成，并采用了“穿过抗蚀剂镀覆”型工艺流程。氮化硅或碳化硅钝化层可被供于减薄器件晶片背面和RDL之间，从而在工艺流程期间提供密封阻隔和抛光停止层。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及三维(3D)封装，更具体而言，涉及将穿硅过孔(TSV)集成至3D封装之中。背景3D封装涉及片上系统(SOC)和系统级封装(SIP)配置。TSV3D封装可包含两个或多个垂直堆叠的芯片，具有替代边缘引线的穿硅基板过孔，以在每个芯片上的电路元件之间创建电气连接。诸如电子器件工程联合委员会(JEDEC)的JEDEC“外观设计注册，微型支柱格栅阵列(MPGA)”，DR-4.26A，2011年12月，11.2-845(R)项的标准为逻辑至存储器接口定义了芯片至芯片的焊盘接口。通常，TSV的物理位置直接位于芯片上焊盘位置的下方，这会占据大量的管芯面积。这就意味着所有其他电路都被安排在TSV位置的周围。在TSV过程期间，TSV阵列通过减薄器件晶片来形成。传统的TSV结构在减薄器件晶片的背面上采用二氧化硅或聚合物作为绝缘材料。这些材料不是密闭的，且并不在减薄器件晶片的背面上提供耐用的钝化层。附图说明本专利技术实施例的特征和优点会从所附的权利要求、随后的一个或多个示例实施例的详细描述、及对应的附图开始变得明显，其中：图1-17是根据专利技术实施例的采用“穿过抗蚀剂镀覆(platethroughresist)”工艺来制造3D互连结构的方法的侧面剖视图示例。图18是根据专利技术实施例实现TSV的3D封装的侧视图示例。图19展示了根据专利技术实施例的系统。详细说明在不同的实施例中，描述了3D互连结构和制造3D互连结构的方法。然而，某些实施例可无需这些具体细节中的一个或多个项，或者与其他已知方法及材料相结合，而被实施。在随后的描述中，公开了许多具体细节，诸如具体材料和工艺等，以提供本专利技术的透彻理解。在另一个实例中，众所周知的封装过程和制造技术未被特别详细地描述，以免不必要地模糊本专利技术。纵观本说明书中所涉及的“实施例”或“一个实施例”是指包括于本技术的至少一个实施例中关于实施例所描述特定的特征、结构、材料或特性。这样，短语“在一个实施例中”或“在一实施例中”在贯穿本说明书中不同位置的出现不一定是指相同的专利技术实施例。另外，特定的特征、结构、材料或特性可以任何合适的方式被结合于一个或多个实施例中。专利技术实施例描述了3D互连结构和工艺，其将TSV与非常精细间距的“穿过抗蚀剂镀覆”类型(在下文进行讨论)背面金属再分布层(RDL)进行结合。通过采用RDL(有时在本文中被称为RDL迹线)，该组合允许TSV的物理位置从芯片至芯片的焊盘位置脱离，这样提供了更多的电路布局灵活性。在这个方式下，多个迹线能够在相邻的焊盘行或列之间行进。例如，多个迹线可在以10μm-500μm间隔的相邻焊盘行或列之间行进。本专利技术实施例允许了密封的3D互连结构和精细间距的RDL架构，并允许使用金属铜(与生产铝RDL迹线的削减刻蚀工艺相对)。本专利技术实施例描述了氮化硅或碳化硅钝化层，这将背面RDL与减薄器件晶片的块状半导体(例如，硅)分离。氮化硅或碳化硅钝化层可提供密封阻隔，这在TSV和RDL工艺期间保护减薄器件晶片的背面免受迹线金属和水汽的污染。另外，诸如氮化硅或碳化硅之类的背面钝化层材料可具有比诸如钽(Ta)、钛(Ti)、氮化钽(TaN)或氮化钛(TiN)之类的TSV阻隔层材料显著更低的移除率，从而使得钝化层允许大量的过抛光被纳入TSV阻隔层化学机械抛光(CMP)步骤，也不会导致非常大量的钝化层被移除。设计用于去除阻隔材料，诸如Ta、Ti、TaN、TiN的常见市售阻隔层CMP浆料也被设计用以去除氧化物，诸如二氧化硅。这样，在一些实施例中，在移除TSV之间的TSV阻隔层时，由氮化硅或碳化硅形成的钝化层可被用作抛光停止层，从而保护TSV结构的完整性。实施例描述了与TSV结构一起集成穿过抗蚀剂镀覆RDL工艺的方式，其中，穿过抗蚀剂镀覆工艺可允许形成非常精细间距的背面RDL和更大的电路布局灵活性，而将密封阻隔钝化层集成至工艺序列之中，这可在TSV阻隔层从TSV之间移除期间充当CMP停止层，并提供更高的器件可靠性性能。采用穿过抗蚀剂镀覆工艺形成RDL，而非采用单或双镶嵌工艺，可减少或消除形成RDL所需CMP工艺的量。换言之，关于RDL的形成，特别是采用穿过抗蚀剂镀覆工艺形成RDL，可减少昂贵的Cu和阻隔层CMP工艺。例如，采用穿过抗蚀剂镀覆工艺形成RDL的顶面可无需采用用以形成RDL的CMP来完成。虽然实施例参照硅器件晶片的TSV工艺进行描述，实施例也适用于除硅晶片以外的基板，诸如化合物III-V晶片或II-VI晶片。另外，需要理解的是，虽然描述并详细说明了“后过孔(vialast)”TSV工艺(过孔制造于金属化结构之后)，本专利技术实施例并不被如此限制，并且本专利技术实施例也可兼容“过孔第一”TSV工艺(过孔制造于形成微电子器件之前)和“过孔中间”TSV工艺(过孔制造于形成微电子器件和金属化结构之间)。例如，穿过抗蚀剂镀覆RDL工艺也可被集成至过孔第一和过孔中间TSV工艺序列之中。参照图17，在一实施例中，3D互连结构160包括具有正面102和背面104的半导体基板100、在正面102和背面104之间穿过半导体基板100的过孔(例如，TSV)142、以及形成于背面104之上的穿过抗蚀剂镀覆RDL144。钝化层120可被置于背表面104和RDL144之间，以防止水汽和迹线金属污染物进入半导体基板100。合适的钝化层材料可以是，例如碳化硅和氮化硅。在一些实施例中，半导体基板100可以是包括多个所描述的3D互连结构的TSV处理器件晶片。另外，TSV处理器件晶片被单片化以形成多个半导体基板，其可被或可不被进一步处理以形成多个芯片，其可随后被集成至3D封装结构中。这样，在一实施例中，3D互连结构160是芯片。在一实施例中，3D互连结构160包括以一系列行和列的方式布置于背表面104上的焊盘阵列。例如，阵列中的行和列可具有10μm至500μm的间距。诸如TSV142之类的TSV阵列可被排布于背表面104下方，从而使得TSV阵列不被排布成与焊盘阵列相同的图案。在一实施例中，TSV阵列不直接在焊盘阵列的底下。在这样的实施例中，多个RDL，诸如RDL144(本文中有时也被成为“RDL迹线”)，可在所述两行焊盘之间，在TSV阵列中将这两行之一连接至对应数量的TSV。例如，焊盘的两行可由10μm至500μm的间距隔开。以这样的方式，RDL允许了TSV和电路布局的物理位置中的灵活性。...

【技术保护点】
一种互连装置，包括：半导体基板，所述半导体基板具有正面和背面；过孔，所述过孔从正面延伸至背面；再分布层(RDL)，所述再分布层形成于背面和所述过孔之上；以及第一钝化层，所述第一钝化层直接接触所述RDL的侧表面。

【技术特征摘要】
【国外来华专利技术】1.一种互连装置，包括：
半导体基板，所述半导体基板具有正面和背面；
过孔，所述过孔从正面延伸至背面；
再分布层(RDL)，所述再分布层形成于背面和所述过孔之上；以及
第一钝化层，所述第一钝化层直接接触所述RDL的侧表面。
2.如权利要求1所述的装置，其特征在于，所述第一钝化层直接接触
所述RDL的顶面。
3.如权利要求2所述的装置，包括第二钝化层，所述第二钝化层被置
于(a)所述背面和所述RDL之间并且(b)在所述第一钝化层下。
4.如权利要求3所述的装置，其特征在于，所述第一钝化层包括碳化
硅和氮化硅中的至少一项，而所述第二钝化层包括碳化硅和氮化硅中的至
少一项。
5.如权利要求3所述的装置，其特征在于，所述过孔还包括：
绝缘衬垫层，所述绝缘衬垫层直接接触所述过孔的侧表面；
阻隔层，所述阻隔层在所述过孔中，并直接接触所述绝缘衬垫；以及
导电金属，所述导电金属充填所述过孔。
6.如权利要求3所述的装置，包括：
阻隔层，所述阻隔层在所述RDL和所述过孔之间；以及
籽晶层，所述籽晶层在所述阻隔层和所述RDL之间，所述籽晶层和所
述RDL包括导电材料；
其中，所述阻隔层和籽晶层与所述过孔垂直对准。
7.如权利要求3所述的装置，还包括：
焊盘阵列，所述焊盘阵列以一系列行和列的方式被排布在所述背面之
上；
包括所述过孔的穿硅过孔(TSV)的阵列，所述阵列被排布在所述背面
之下，从而使得所述TSV阵列不是直接在所述焊盘阵列底下；以及
多个RDL，所述多个RDL在所述两行焊盘之间，将所述两行中的一行
连接至所述TSV阵列中的对应数量的TSV。
8.如权利要求7所述的装置，其特征在于，所述两行焊盘由10μm至
500μm的间距隔开，并且彼此相邻，在所述两行之间没有其他焊盘行。
9.如权利要求3所述的装置，其特征在于，所述RDL包括具有两个RDL
侧壁以及RDL线宽的图案化RDL线，所述RDL线宽小于5微米、与所述两
个RDL侧壁正交、并在所述两个RDL侧壁之间伸展。
10.如权利要...

【专利技术属性】
技术研发人员：K·J·李，J·Y·郑，HK·张，J·缪尔海德，A·特朗，P·普瑞，J·姜，N·M·帕特尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US