本发明专利技术涉及一种集成电路(IC)。IC包括衬底上方的下部层间介电(ILD)层内设置的多条下部金属线。IC还包括设置在存储区域处的ILD层和下部金属线上方的多个存储单元，存储单元包括通过电阻转换元件分离的顶部电极和底部电极。IC还包括：伪结构，直接布置在与存储区域相邻的逻辑区域处的第一下部金属线上面，并且包括伪底部电极和伪底部电极上的介电掩模。IC还包括：顶部蚀刻停止层，设置在底部蚀刻停止层上，并且沿着伪结构的侧壁向上延伸，以及位于伪结构的上表面上方。本发明专利技术还提供了一种用于制造集成电路的方法。
【技术实现步骤摘要】
本专利技术总体涉及半导体领域，更具体地，涉及非易失性存储器。
技术介绍
许多现代电子器件包含被配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在断电的情况下存储数据，而易失性存储器不能在断电的情况下存储数据。由于磁阻式随机存取存储器(MRAM)和阻变式随机存取存储器(RRAM)相对简单的结构和与互补金属氧化物半导体(CMOS)逻辑制造工艺的兼容性，磁阻式随机存取存储器和阻变式随机存取存储器成为下一代非易失性存储器技术颇具前景的备选。随着片上组件的尺寸缩小(即，减小)，器件“收缩”允许工程师将更多的组件和更多相应的功能集成至更新的IC上。在最近的技术节点中，非易失性存储器已被允许集成在具有逻辑器件的集成芯片上。
技术实现思路
根据本专利技术的一个方面，提供了一种集成电路(IC)，设置在衬底上方，所述集成电路包括：多个金属层，设置在所述衬底上方的层间介电(ILD)材料内；多个存储单元，设置在存储区域处的第一金属层上方，存储单元包括：直接位于所述第一金属层内的第一金属线上面的底部电极和通过电阻转换元件与所述底部电极分离的顶部电极；伪结构，直接布置在与所述存储区域相邻的逻辑区域处的所述第一金属层中的第二金属线上面，并且包括伪底部电极和所述伪底部电极上的介电掩模；以及顶部蚀刻停止层，设置在底部蚀刻停止层上，并且沿着所述伪结构的侧壁向上延伸，以及覆盖在所述伪结构的上表面上。优选地，所述伪底部电极和所述底部电极由彼此相同的材料制成。优选地，所述伪底部电极的上表面与所述底部电极的上表面共面。优选地，该IC还包括：阻挡层，设置在所述伪底部电极与所述第二金属线之间。优选地，所述顶部蚀刻停止层覆盖所述介电掩模的上表面。优选地，该IC还包括：TEOS(正硅酸乙酯)衬层，共形设置在所述顶部蚀刻停止层上方。优选地，所述存储区域包括多个磁阻式随机存取存储器(MRAM)单元，所述多个磁阻式随机存取存储单元分别包括：底部电极；底部铁磁层，设置在所述底部电极上；隧穿阻挡层，设置在所述底部铁磁层上方；顶部铁磁层，设置在所述隧穿阻挡层上方；以及顶部电极，设置在所述顶部铁磁层上方。优选地，所述存储区域包括多个阻变式随机存取存储器(RRAM)单元，所述多个阻变式随机存取存储单元分别包括通过RRAM介电层分隔的底部电极和顶部电极。优选地，所述存储单元的底部电极电连接至所述第一金属线，所述第一金属线具有与所述第二金属线的上表面横向对准的上表面。优选地，所述伪结构具有在大约至大约的范围内的宽度。根据本专利技术的另一方面，提供了一种集成电路(IC)，包括：半导体衬底，包括存储区域和逻辑区域；互连结构，设置在所述存储区域和所述逻辑区域上方，所述互连结构包括彼此堆叠并且通过层间介电(ILD)材料彼此隔离的多个金属层；多个存储单元，布置在所述存储区域上方并且布置在所述互连结构的下部金属层与上部金属层之间，存储单元包括介于所述下部金属层与所述上部金属层之间的顶部电极和底部电极；以及伪底部电极，布置在所述逻辑区域上方并且布置在所述下部金属层与所述上部金属层之间，并且具有与所述存储单元的底部电极共面的上表面。优选地，该IC还包括：介电掩模，设置在所述伪底部电极上方并且具有与所述伪底部电极的侧壁对准的伪掩模侧壁；以及碳化硅层，沿着所述伪底部电极的侧壁、沿着所述介电掩模的侧壁向上延伸，并且所述碳化硅层覆盖在所述介电掩模的上表面上。优选地，所述碳化硅层沿着所述底部电极的侧壁、沿着所述顶部电极的侧壁向上延伸，并且所述碳化硅层覆盖在所述顶部电极的上表面上。优选地，所述伪底部电极和所述底部电极包括厚度为大约的氮化钛(TiN)，并且还包括设置在所述伪底部电极与下面的金属线之间的阻挡层，所述阻挡层包括厚度为大约的氮化钽(TaN)。优选地，该IC还包括：阻挡层，设置在所述伪底部电极与下面的金属线之间，并且所述阻挡层包括厚度为大约的钽(Ta)。根据本专利技术的又一方面，提供了一种用于制造集成电路的方法，包括：在衬底上方形成下部层间介电(ILD)层；在所述下部ILD层内形成多条下部金属线；在所述下部ILD层和所述多条下部金属线上方形成底部蚀刻停止层；在所述底部蚀刻停止层上方形成底部电极前体层；对所述底部电极前体层执行平坦化；图案化所述底部电极前体层，以在存储区域处形成存储单元的底部电极，并且在与所述存储区域相邻的外围区域处形成伪底部电极；形成所述存储单元的电阻转换元件和顶部电极；以及在所述底部蚀刻停止层上方，并且沿着伪结构的伪底部电极的侧壁和所述伪结构的掩模层的侧壁以及所述存储单元的电阻转换元件的侧壁和所述存储单元的顶部电极的侧壁形成顶部蚀刻停止层，并且所述顶部蚀刻停止层覆盖在所述掩模层和所述顶部电极的上表面上。优选地，该方法还包括：穿过所述底部蚀刻停止层形成第一凹槽和第二凹槽，所述第一凹槽直接位于所述存储区域处的第一下部金属线上面，而所述第二凹槽直接位于所述外围区域处的第二下部金属线上面；其中，所述底部电极前体层填充在所述第一凹槽和所述第二凹槽中。优选地，该方法还包括：在直接位于所述第二下部金属线上面且经过平坦化的所述底部电极前体层上方形成掩模层，以形成所述伪结构的伪底部电极。优选地，该方法还包括：使用双镶嵌工艺，形成穿过所述顶部蚀刻停止层并且到达所述顶部电极的顶部电极通孔以及形成直接位于所述顶部电极通孔上的上部金属线。优选地，该方法还包括：在所述第一凹槽和所述第二凹槽与所述底部电极前体层之间形成包括钽(Ta)或氮化钽(TaN)的阻挡层。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1示出了具有存储区域和相邻的逻辑区域的集成电路(IC)的一些实施例的截面图。图2示出了具有存储区域和相邻的逻辑区域的集成电路(IC)的一些其他实施例的截面图。图3示出了制造集成电路(IC)的方法的一些实施例的流程图。图4至图12示出了一些实施例的截面图，该实施例示出了制造集成电路(IC)的方法。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。半导体制造的趋势是将不同类型的器件集成在单衬底上，以实现更高的集成度。一个实例是具有逻辑区域本文档来自技高网...
【技术保护点】
一种集成电路(IC)，设置在衬底上方，所述集成电路包括：多个金属层，设置在所述衬底上方的层间介电(ILD)材料内；多个存储单元，设置在存储区域处的第一金属层上方，存储单元包括：直接位于所述第一金属层内的第一金属线上面的底部电极和通过电阻转换元件与所述底部电极分离的顶部电极；伪结构，直接布置在与所述存储区域相邻的逻辑区域处的所述第一金属层中的第二金属线上面，并且包括伪底部电极和所述伪底部电极上的介电掩模；以及顶部蚀刻停止层，设置在底部蚀刻停止层上，并且沿着所述伪结构的侧壁向上延伸，以及覆盖在所述伪结构的上表面上。
【技术特征摘要】
2015.07.28 US 14/810,7631.一种集成电路(IC)，设置在衬底上方，所述集成电路包括：多个金属层，设置在所述衬底上方的层间介电(ILD)材料内；多个存储单元，设置在存储区域处的第一金属层上方，存储单元包括：直接位于所述第一金属层内的第一金属线上面的底部电极和通过电阻转换元件与所述底部电极分离的顶部电极；伪结构，直接布置在与所述存储区域相邻的逻辑区域处的所述第一金属层中的第二金属线上面，并且包括伪底部电极和所述伪底部电极上的介电掩模；以及顶部蚀刻停止层，设置在底部蚀刻停止层上，并且沿着所述伪结构的侧壁向上延伸，以及覆盖在所述伪结构的上表面上。2.根据权利要求1所述的IC，其中，所述伪底部电极和所述底部电极由彼此相同的材料制成。3.根据权利要求1所述的IC，其中，所述伪底部电极的上表面与所述底部电极的上表面共面。4.根据权利要求1所述的IC，还包括：阻挡层，设置在所述伪底部电极与所述第二金属线之间。5.根据权利要求1所述的IC，其中，所述顶部蚀刻停止层覆盖所述介电掩模的上表面。6.根据权利要求1所述的IC，还包括：TEOS(正硅酸乙酯)衬层，共形设置在所述顶部蚀刻停止层上方。7.根据权利要求1所述的IC，其中，所述存储区域包括多个磁阻式随机存取存储器(MRAM)单元，所述多个磁阻式随机存取存储单元分别包括：底部电极；底部铁磁层，设置在所述底部电极上；隧穿阻挡层，设置在所述底部铁磁层上方；顶部铁磁层，设置在所述隧穿阻挡层上方；以及顶部电极，设置在所述顶部铁磁层上方。8.一种集成...
【专利技术属性】
技术研发人员：庄学理，游文俊，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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