【技术实现步骤摘要】
本披露总体上涉及用于在半导体衬底上构建的全环栅晶体管器件的各种几何结构,并且更具体地涉及竖直定向的全环栅晶体管,在该全环栅晶体管中电流在横向于半导体衬底的表面的方向上流动。
技术介绍
全环栅FET(或GAAFET)是一种非平面金属氧化物半导体(MOS)晶体管设计,其中,栅极完全包绕导电沟道以便对其中的电流进行最大化的控制。在GAAFET中,沟道被配置成由栅极氧化物环绕的圆柱形纳米线。栅极然后环绕氧化物。源极区域和漏极区域位于沟道的任一端上。一些现有的GAAFET是水平GAAFET,被定向为使得纳米线在基本上平行于半导体衬底的表面的水平方向上延伸。在例如IBM公司的授予常(Chang)等人的美国专利申请公开号2013/0341596中以及在意法半导体公司(STMicroelectronics)的授予刘(Liu)等人的美国专利申请号2015/0372104中描述了这种水平GAAFET。还已经开发出竖直GAAFET结构,其中,载流纳米线被定向为基本上垂直于硅衬底的顶部表面。纳米线被外延地生长并且被适当地掺杂以便以堆叠安排形成源极区域、沟道区域和漏极区域。竖直GAAFET旨在满足7nm技术集成电路生成的设计和性能标准。在转让给与本专利申请相同的受让人的美国专利申请号14/588,337和14/675,536中描述了这种器件。竖直GAAFET堆叠的一个具体的挑战性方面是互连结构。具体地,与竖直GAAFET的最下部端子(即,源极或漏极)进行电接触会是笨拙的,因为一旦形成了竖直GAAFET就无法从半导体衬底的顶侧接入下部端子。在之前的设计中,经由衬底的背侧进行与GAA ...
【技术保护点】
一种设备,包括:衬底,所述衬底具有衬底表面;多个晶体管,每个晶体管具有在横向于所述衬底表面的方向上从所述衬底向外延伸的源极端子、栅极端子和漏极端子;以及模块化互连结构,所述模块化互连结构耦合到所述多个晶体管中的所选晶体管的所选端子,所述模块化互连结构包括:多个环形触点,每个环形触点与所述多个晶体管中的所述所选晶体管的所述端子中的一个端子对准并耦合到其上;多个径向扇区,每个径向扇区耦合到所述环形触点中的一个环形触点并且在与所述端子中的对应端子对准的平面中形成导电域;以及多个过孔,所述多个过孔耦合到所述导电域中的所选导电域,所述过孔基本上横向于所述衬底表面对准。
【技术特征摘要】
2015.07.01 US 62/187,2451.一种设备,包括:衬底,所述衬底具有衬底表面;多个晶体管,每个晶体管具有在横向于所述衬底表面的方向上从所述衬底向外延伸的源极端子、栅极端子和漏极端子;以及模块化互连结构,所述模块化互连结构耦合到所述多个晶体管中的所选晶体管的所选端子,所述模块化互连结构包括:多个环形触点,每个环形触点与所述多个晶体管中的所述所选晶体管的所述端子中的一个端子对准并耦合到其上;多个径向扇区,每个径向扇区耦合到所述环形触点中的一个环形触点并且在与所述端子中的对应端子对准的平面中形成导电域;以及多个过孔,所述多个过孔耦合到所述导电域中的所选导电域,所述过孔基本上横向于所述衬底表面对准。2.如权利要求1所述的设备,其中,所述衬底是掺杂的。3.如权利要求2所述的设备,进一步包括在所述掺杂衬底中形成的阱,所述阱具有与所述掺杂衬底相反的极性,所述阱和所述掺杂衬底形成被配置成用于减少到所述衬底的电流泄露的二极管。4.如权利要求1所述的设备,其中,所述晶体管包括外延半导体柱,每个晶体管包括:外延堆叠源极和漏极端子;外延沟道,所述外延沟道在所述源极与漏极端子之间延伸;以及栅极电介质;以及圆柱形栅极端子,所述圆柱形栅极端子环绕所述外延沟道,所述圆柱形栅极端子通过所述栅极电介质与所述外延沟道间隔开。5.如权利要求4所述的设备,其中,每个柱的宽度尺寸在约0.03μm与1.0μm的范围内。6.如权利要求4所述的设备,其中,所述栅极电介质是高k栅极氧化物。7.如权利要求6所述的设备,其中,所述高k氧化物具有在2nm与800nm范围内的厚度以及在2nm与2μm范围内的长度。8.如权利要求4所述的设备,其中,每个晶体管包括金属氧化物半导体场效应晶体管(MOSFET)、隧穿场效应晶体管(TFET)、氧化硅氮氧化硅(SONOS)器件、绝缘体上硅(SOI)器件以及静态感应晶体管(SIT)中的一者或多者。9.如权利要求1所述的设备,其中,所述衬底包括硅、碳化硅(SiC)和掩埋氧化物(BOX)中的一种或多种。10.如权利要求1所述的设备,其中,该模块化互连结构根据包括堆叠在全环栅COMS晶体管上的全环栅TFET的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。11.如权利要求4所述的设备,进一步包括布置在所述衬底和所述多个晶体管中的至少一个晶体管之间的附加端子,所述附加端子被配置成用于保护所述晶体管不受静电放电影响。12.如权利要求1所述的设备,其中,该模块化互连结构根据使用和之积块中的或非门实现布尔逻辑的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。13.如权利要求12所述的设备,其中,每个或非门包括以单柱安排堆叠的竖直晶体管。14.如权利要求12所述的设备,其中,每个或非门包括以双柱安排堆叠的竖直晶体管。15.如权利要求1所述的设备,其中,该模块化互连结构根据使用积之和块中的与非门实现布尔逻辑的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。16.如权利要求15所述的设备,其中,每个与非门包括以单柱安排堆叠的竖直晶体管。17.如权利要求15所述的设备,其中,每个与非门包括以双柱安排堆叠的竖直晶体管。18.如权利要求1所述的设备,包括堆叠在COMS晶体管上、堆叠在二极管上的隧穿场效应晶体管。19.如权利要求1所述的设备,其中,所述模块化互连结构进一步包括耦合到所述径向扇区并且从所述径向扇区径向地向外延伸的域延伸焊盘。20.如权利要求19所述的设备,其中,所述域延伸焊盘呈径向辐条的形状。21.如权利要求19所述的设备,其中,所述模块化互连结构进一步包括耦合到所述域延伸焊盘的放大过孔着陆焊盘。22.如权利要求21所述的设备,其中,所述放大过孔着陆焊盘是圆形的。23.如权利要求21所述的设备,其中,所述模块化互连结构根据包括安排在耦合到所述导电域的导电环的圆周周围的附加放大过孔着陆焊盘的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。24.如权利要求1所述的设备,其中,所述模块化互连结构进一步包括耦合到所述导电域的与位于所述衬底上的竖直晶体管的不同端子相关联的导线。25.如权利要求21所述的设备,其中,所述环形触点、径向扇区、域延伸焊盘、放大过孔着陆焊盘以及过孔中的一者或多者包括钛、氮化钛、钨、铜、铝、银、金、铂、钽、镍、钴、铬及其合金中的一种或多种。26.一种设备,包括:半导体衬底;多个竖直晶体管,所述多个竖直晶体管被形成为沿着横向于所述半导体衬底的表面的对应的轴线延伸的半导体柱;以及互连结构,所述互连结构耦合到所述竖直晶体管的所选端子,所述互连结构提供:导电域,所述导电域与所述竖直晶体管的所述所选端子水平共面,以及过孔,所述过孔基本上平行于所述轴线延伸,所述过孔耦合到所述导电域中的所选导电域。27.如权利要求26所述的设备,其中,所述互连结构具有径向几何结构。28.如权利要求26所述的设备,其中,所述导电域包括环形触点、径向扇区、域延伸焊盘、放大过孔着陆焊盘以及导线中的一者或多者。29.一种设备,包括:硅衬底;多个竖直晶体管,所述多个竖直晶体管形成在所述硅衬底上;以及模块化互连结构,其中,经由同轴环形金属触点电接入所述竖直晶体管的端子。30.如权利要求29所述的设备,其中,所述竖直晶体管是金属氧化物半导体晶体管。31.如权利要求29所述的设备,其中,所述竖直晶体管是全环栅场效应晶体管。32.一种导电路径,包括:第一导电域,所述第一导电域耦合到第一平面中的第一导电环;第二导电域,所述第二导电域耦合到基本上平行于所述第一平面的第二平面中的第二导电环;纳米线,所述纳米线耦合到所述第一和第二导电环,所述纳米线横向于所述第一和第二平面延伸。33.如权利要求32所述的导电路径,进一步包括:过孔,所述过孔耦合到所述第一和第二导电域,所述过孔基本上平行于所述纳米线对准。34.如权利要求32所述的导电路径,其中,所述导电域呈径向扇区的形状。35.如权利要求34所述的导电路径,其中,所述导电域进一步包括多个扇出延伸辐条,每个辐条耦合到放大过孔着陆焊盘。36.如权利要求32所述的导电路径,其中,所述导电域是金属的。37.如权利要求32所述的导电路径,其中,所述导电域包括半导体材料。38.如权利要求32所述的导电路径,其中,所述纳米线包括开关。39.如权利要求32所述的导电路径,其中,所述纳米线包括晶体管的沟道。40.如权利要求32所述的导电路径,其中,每个导电环与晶体管的端子对准。41.如权利要求39所述的导电路径,其中,所述纳米线的一部分由同轴晶体管栅极环绕。42.一种集成电路,所述集成电路包括如权利要求41所述的导电路径。4...
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