形成半导体器件的互连结构的方法技术

本发明专利技术提供了半导体器件制造的方法，其包括提供具有多个沟槽的衬底，多个沟槽设置在形成于衬底上方的介电层中。包括多个开口的通孔图案可限定在衬底上方。间隔件材料层形成在至少一个沟槽的侧壁上。使用通孔图案和间隔件材料层作为掩模元件可在介电层中蚀刻通孔洞。本发明专利技术的实施例还涉及形成半导体器件的互连结构的方法。

【技术实现步骤摘要】

本专利技术涉及集成电路器件，更具体地，涉及形成半导体器件的互连结构的方法。
技术介绍
半导体集成电路(IC)工业已经历了指数增长。IC材料和设计方面的技术进步已产生了多代IC，其中，每一代IC都比前一代具有更小且更复杂的电路。在IC演变的过程中，通常增大了功能密度(即，在每个芯片面积内互连器件的数量)，但缩小了几何尺寸(即，通过使用制造工艺可以得到的最小部件(或线))。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂度，为了实现这些进步，需要在IC处理和制造方面的类似发展。当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过这些各种技术节点按比例缩小时，有利于晶体管(和其他器件)之间的电连接的导电线和通孔的互连在IC性能提高方面具有重要的作用。
技术实现思路
本专利技术的实施例提供了一种半导体制造的方法，包括：提供具有多个沟槽的衬底，所述多个沟槽设置在形成在所述衬底之上的介电层中；在所述衬底之上限定通孔图案；在所述多个沟槽的至少一个沟槽的侧壁上形成间隔件材料层；以及使用所述通孔图案和所述间隔件材料层作为掩模元件，在所述介电层中蚀刻通孔洞。本专利技术的另一实施例提供了一种半导体器件制造的方法，包括：提供具有介电层的衬底，所述介电层形成在所述衬底上方；在所述介电层中形成多个沟槽；在设置在所述沟槽图案上方的图案化层中限定通孔图案；在
所述通孔图案中的开口下面的所述多个沟槽的区域中形成间隔件材料层；使用所述间隔件材料层作为掩模元件，在所述介电层中蚀刻通孔洞；以及使用导电材料填充所述通孔洞和所述多个沟槽。本专利技术的又一实施例提供了一种方法，包括：提供具有多个沟槽的的衬底，所述多个沟槽形成在设置在所述衬底上方的介电层中，其中，所述沟槽为半导体器件的互连层提供布线；在包括所述多个沟槽的所述衬底上方形成间隔件材料的共形层；蚀刻所述间隔件材料层，使得暴露出所述多个沟槽的第一沟槽的底面的区域；以及蚀刻从所述第一沟槽的所述底面的所述区域延伸进所述介电层的通孔洞，其中，由所述间隔件材料层的厚度限定所述通孔洞的尺寸。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。图1是根据一些实施例的用于制造半导体器件(例如，IC)的方法的一个实施例的流程图。图2是根据一些实施例的图1的方法的一个实施例的流程图。图3至图16是根据图2的方法的各个步骤的半导体器件的一个实例的截面图。图17至图26是根据图2的方法的各个步骤的半导体器件的另一个实例的截面图。图27是根据一些实施例的图1的方法的另一个实例的流程图。图28至图36是根据图27的方法的各个步骤的半导体器件的一个实施例的截面图。图37是为图2和/或图27的方法确定间隔件材料厚度的一个实施例的流程图。图38a和图38c是根据本专利技术的一个或多个方面的覆盖沟槽图案的通孔图案的实施例的俯视图；图38b和图38d是根据本专利技术的一个或多个方
面的位于沟槽图案上的通孔图案的实施例的截面图。具体实施方式以下公开提供了许多不同实施例或实例，用于实现本专利技术的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在各种实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所讨论各个实施例和/或配置之间的关系。此外，在此可使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、以及“上部”等的空间相对术语，以容易地描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间相对术语旨在包括使用或操作中的装置的不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间相对描述符可以同样地进行相应地解释。参照图1，示出了根据本专利技术的方面的制造一个或多个半导体器件的方法100。尽管图2和图27的方法进一步提供了方法100的实例，但是以下简要讨论了方法100。因此，对图2至图27的方法中的每一个的描述还应用于方法100。方法100开始于框102，其中，提供衬底。衬底包括半导体衬底，诸如硅晶圆。可选地或此外，衬底可包括其他材料，诸如元素半导体(例如，锗)、化合物半导体(例如，碳化硅、砷化镓、砷化铟、磷化铟)、合金半导体(例如，硅锗、碳化硅锗、磷砷化镓、磷化铟镓)和/或其他合适的材料。在一个实施例中，衬底包括例如覆盖块体半导体层的外延层。在一个实施例中，衬底可包括绝缘体上半导体(SOI)结构。衬底还可包括例如通过诸如离子注入、扩散的工艺和/或其他合适的工艺实施的各种部件，诸如掺杂区。这些掺杂区包括n阱、p阱、源极或漏
极区(包括，例如，低剂量区(LDD))、掺杂沟道区等。衬底还可包括诸如浅沟槽隔离(STI)部件和/或其他绝缘材料的隔离部件。衬底还可包括通过设置在衬底上的介电层和/或导电层形成的栅极结构或堆叠件。在一些实施例中，栅极结构包括界面层(IL)、介电层(例如，高k电介质或其他合适的栅极电介质)、和诸如多晶硅或金属栅电极层和/或其他合适的层的电极层。部件可配置成形成各种半导体器件，诸如例如，互补金属氧化物半导体场效应晶体管(CMOSFET)、图像传感器、发光二极管、存储单元、电阻器、电容器和/或其他部件。衬底还可包括一个或多个层间介电(ILD)层。ILD层包括介电材料层，诸如氧化硅、氮化硅、介电常数(k)小于热氧化硅的介电材料(被称为低k介电材料)和/或其他合适的介电材料。使用诸如旋转沉积、化学汽相沉积(CVD)的合适工艺和/或其他工艺可形成ILD层。如本文所用的，ILD层包括用于分隔开金属层的介电材料以及多层互连件(MLI)的通孔，如下文所讨论的。衬底还可包括形成于其上的一个或多个导电部件(例如，线或通孔)。导电部件可形成互连结构的一部分，互连结构称为多层互连件(MLI)，多层互连件(MLI)通常包括多个导电层(称为金属层)、接触件和/或提供导电层和/或其他导电部件的互连的通孔。如本文使用的术语“通孔”可包括接触部件。根据层等级，通孔可提供至导电线的连接(接线)、导电线之间的连接(金属接线)、至掺杂区的连接、至晶体管栅极的连接、至电容器的极板的连接和/或至半导体器件或集成电路的其他部件的连接。MLI的导电部件可包括势垒层或衬垫层。在一个实施例中，导电部件包括铝(Al)、铜(Cu)、钨(W)、相应的合金、它们的组合和/或其他合适的导电材料。导电部件还可包括例如设置在半导体器件的源极、漏极或栅极结构上的硅化物部件。在一个实施例中，ILD层置于导电部件之间以提供合适的隔离。方法100可用于形成上述讨论的MLI结构的一部分。换言之，使用方法100的一个或多个步骤可形成MLI的导电线和通孔(其包括接触件)。例如，框102中提本文档来自技高网...

【技术保护点】
一种半导体制造的方法，包括：提供具有多个沟槽的衬底，所述多个沟槽设置在形成在所述衬底之上的介电层中；在所述衬底之上限定通孔图案；在所述多个沟槽的至少一个沟槽的侧壁上形成间隔件材料层；以及使用所述通孔图案和所述间隔件材料层作为掩模元件，在所述介电层中蚀刻通孔洞。

【技术特征摘要】
2014.10.01 US 14/504,0671.一种半导体制造的方法，包括：提供具有多个沟槽的衬底，所述多个沟槽设置在形成在所述衬底之上的介电层中；在所述衬底之上限定通孔图案；在所述多个沟槽的至少一个沟槽的侧壁上形成间隔件材料层；以及使用所述通孔图案和所述间隔件材料层作为掩模元件，在所述介电层中蚀刻通孔洞。2.根据权利要求1所述的方法，还包括：用导电材料填充蚀刻的通孔洞和所述多个沟槽。3.根据权利要求1所述的方法，其中，蚀刻所述通孔洞包括产生连接至所述多个沟槽的第一沟槽并且位于所述第一沟槽下面的通孔洞。4.根据权利要求1所述的方法，其中，限定所述通孔图案包括：使用第一光刻工艺及随后的第一蚀刻工艺形成所述通孔图案的多个开口的第一开口；以及之后，使用第二光刻工艺及随后的第二蚀刻工艺形成所述通孔图案的所述多个开口的第二开口。5.根据权利要求1所述的方法，其中，在所述多个沟槽的至少一个的侧壁上形成所述间隔件材料层包括在所述衬底之上形成间隔件材料的共形层以及蚀刻所述共形层以从所述多个沟槽的至少一个其他沟槽的底面去除所述共形层。6.根据权...

【专利技术属性】
技术研发人员：吴永旭，蔡政勋，张钰声，吴佳典，李忠儒，严永松，陈俊光，包天一，刘如淦，眭晓林，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71