芯片封装结构制造技术

一种芯片封装结构，包括一导线架、一芯片、至少一总线以及一导线组。导线架包括一芯片座、多个信号引脚以及多个接地引脚。信号引脚与接地引脚配置于芯片座的周围。芯片配置于导线架的芯片座上，且芯片具有多个接地焊垫。总线连接导线架的部分接地引脚。导线组连接芯片的接地焊垫、信号引脚、接地引脚以及总线。

【技术实现步骤摘要】

本专利技术是有关于一种封装结构，且特别是有关于一种芯片(chip)封装结构。
技术介绍
芯片封装的目的是提供芯片适当的信号路径、散热路径及结构保护。传统的打线（wire bonding）技术通常采用导线架（leadframe）作为芯片的承载器（carrier）。 一般来说，于进行打线接合工艺时，大都是从导线架的信号引脚打线至芯片的输出入接垫（I/O pad）上。然而，当芯片所需的功能较多时，即芯片上设置有较多不同功能的信号接垫时，则所需占用的导线架的信号引脚数也相对增加。因此，不但导线架上的信号引脚的数量容易出现不敷使用的情形外，芯片的信号接垫也因为需要与信号引脚一对一地相对应设置而限制了非信号接垫的位置与数量，进而影响非信号引脚的数量。此外，非信号引脚与信号引脚之间的距离也会因为上述的因素而增加。如此一来，易造成信号回流路径过大，且亦无法通过导线电连接非信号接垫与非信号引脚的方式来降低传输路径的等效电感，进而导致噪音(noise)的产生。
技术实现思路
本专利技术提供一种芯片封装结构，以解决现有非信号接垫与非信号引脚组数不足的问题，以及信号引脚与非信号引脚之间距离过大的问题。 本专利技术的芯片封装结构，其包括一导线架、一芯片、至少一总线（bus bar）以及一导线组。导线架包括一芯片座、多个信号引脚以及多个接地引脚，其中信号引脚与接地引脚配置于芯片座的周围。芯片配置于导线架的芯片座上，且芯片具有多个接地焊垫。总线连接导线架的部分接地引脚。导线组连接芯片的接地焊垫、信号引脚、接地引脚以及总线。 在本专利技术的一实施例中，上述的导线组包括至少一第一导线及至少一第二导线。第一导线连接于芯片的至少其中一个接地焊垫及导线架的芯片座，而第二导线连接于导线架的芯片座及总线。 在本专利技术的一实施例中，上述的导线组包括多个第三导线，分别连接芯片的部分接地焊垫以及导线架的接地引脚与该些信号引脚。 在本专利技术的一实施例中，上述的导线组包括至少一第四导线，第四导线连接于芯片的至少其中一个接地焊垫以及总线。 在本专利技术的一实施例中，上述的信号引脚位于接地引脚之间，且信号引脚与接地引脚呈现环状排列。 本专利技术的芯片封装结构，其包括一导线架、一芯片、至少一第一导线以及至少一第二导线。导线架包括一芯片座以及多个接地引脚，其中接地引脚配置于芯片座的周围。芯片配置于导线架的芯片座上，且芯片具有多个接地焊垫。第一导线连接芯片的其中一个接地焊垫及导线架的芯片座。第二导线连接导线架的芯片座以及导线架的至少其中一个接地引脚。 在本专利技术的一实施例中，上述的芯片封装结构，更包括多个第三导线，分别连接导线架的部分接地引脚以及芯片的部分的接地焊垫。 在本专利技术的一实施例中，上述的芯片封装结构，更包括一封装胶体，包覆导线架、芯片、第一导线及第二导线，且导线架的接地引脚的部分外露于封装胶体。 在本专利技术的一实施例中，上述的导线架更包括多个信号引脚，该些信号引脚与接地引脚交错设置且呈现环状排列。 基于上述，由于本专利技术的芯片封装结构通过总线的设置增加了接地引脚的打线接合面积，因此本专利技术无须通过增加接地焊垫的数量即可增加接地的效果。此外，通过总线的设计亦可缩短连接接地焊垫与接地引脚的导线组所需的导线长度，进而可缩减传输信号的路径以及降低传输信号的等效电感值，可避免噪音产生。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。 附图说明 此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，并不构成对本专利技术的限定。在附图中： 图1绘示为本专利技术的一实施例的一种芯片封装结构的俯视示意图。 图2绘示为本专利技术的另一实施例的一种芯片封装结构的俯视示意图。 附图标号说明： 100a、100b：芯片封装结构 110a、110b：导线架 112：芯片座 114a、114b：接地引脚 116a、116b：信号引脚 120：芯片 122：接地焊垫 130：总线 150：导线组 152、152b：第一导线 154、154b：第二导线 156、156b：第三导线 158：第四导线 160：封装胶体 具体实施方式 为使本专利技术的目的、技术方案和优点更加清楚明白，下面结合附图对本专利技术实施例做进一步详细说明。在此，本专利技术的示意性实施例及其说明用于解释本专利技术，但并不作为对本专利技术的限定。 图1绘示为本专利技术的一实施例的一种芯片封装结构的俯视示意图。请参考图1，本实施例的芯片封装结构100a包括一导线架110a、一芯片120、至少一总线130（图1中示意地绘示两个）以及一导线组150。详细来说，导线架110a包括一芯片座112、多个接地引脚114a（图1中示意地绘示四个）以及多个信号引脚116a，其中信号引脚116a与接地引脚114a配置于芯片座112的周围。芯片120配置于导线架110a的芯片座112上，且芯片120具有多个接地焊垫122。总线130连接导线架110a的部分接地引脚114a。导线组150连接芯片120的至少其中一个接地焊垫122以及总线130。 更具体来说，如图1所示，导线架110a的信号引脚116a位于接地引脚114a之间，且信号引脚116a与接地引脚114a呈现环状排列。导线组150包括至少一第一导线152（图1中示意地绘示两个）及至少一第二导线154（图1中示意地绘示两个）。每一第一导线152连接于芯片120的至少其中一个接地焊垫122及导线架110a的芯片座112，而第二导线154连接于导线架110a的芯片座112及总线130。换言之，导线组150通过总线130而与接地引脚114a电连接。如此一来，本实施例的接地引脚114a的打线接合面积除了接地引脚114a的面积外，亦包含总线130的面积。意即，总线130的设计增加了接地引脚114a的打线接合面积。此处，本实施例的总线130彼此相对，且每一总线130的本文档来自技高网...

【技术保护点】
一种芯片封装结构，其特征在于，包括：一导线架，包括一芯片座、多个信号引脚以及多个接地引脚，其中所述信号引脚与所述接地引脚配置于所述芯片座的周围；一芯片，配置于所述导线架的所述芯片座上，且所述芯片具有多个接地焊垫；至少一总线，连接所述导线架的部分所述接地引脚；以及一导线组，连接所述芯片的所述接地焊垫、所述信号引脚、所述接地引脚以及所述总线。

【技术特征摘要】
1.一种芯片封装结构，其特征在于，包括：
一导线架，包括一芯片座、多个信号引脚以及多个接地引脚，其中所述
信号引脚与所述接地引脚配置于所述芯片座的周围；
一芯片，配置于所述导线架的所述芯片座上，且所述芯片具有多个接地
焊垫；
至少一总线，连接所述导线架的部分所述接地引脚；以及
一导线组，连接所述芯片的所述接地焊垫、所述信号引脚、所述接地引
脚以及所述总线。
2.如权利要求1所述的芯片封装结构，其特征在于，所述导线组包括至
少一第一导线及至少一第二导线，所述第一导线连接于所述芯片的至少其中
一个所述接地焊垫及所述导线架的所述芯片座，而所述第二导线连接于所述
导线架的所述芯片座及所述总线。
3.如权利要求1所述的芯片封装结构，其特征在于，所述导线组包括多
个第三导线，分别连接所述芯片的部分所述接地焊垫以及所述导线架的所述
接地引脚与所述信号引脚。
4.如权利要求1所述的芯片封装结构，其特征在于，所述导线组包括至
少一第四导线，所述第四导线连接于所述芯片的至少其中一个所述接地焊垫
以及所述总线。
5.如权利要求1所述的芯片封...

【专利技术属性】
技术研发人员：吴信宽，黄钲凯，
申请(专利权)人：扬智科技股份有限公司，
类型：发明
国别省市：中国台湾;71