解码显示系统与其存储器访问方法技术方案

一种解码显示系统与其存储器访问方法。解码显示系统包括多个存储器、多个显示处理核、多个解码处理核，以及映射电路。多个存储器用以记录一视频图帧的多个图帧分块。多个解码处理核并行解码多个图帧分块。映射电路耦接于多个解码处理核以及多个存储器之间。各个存储器对应记录多个图帧分块其中之一，各个显示处理核对应访问多个存储器其中之一。各个解码处理核经由映射电路访问多个存储器，且多个解码处理核依序访问多个存储器其中之一。理核依序访问多个存储器其中之一。理核依序访问多个存储器其中之一。

【技术实现步骤摘要】
解码显示系统与其存储器访问方法


[0001]本专利技术是有关于视频解码技术，且特别是有关于一种解码显示系统与其存储器访问方法。

技术介绍

[0002]随着可再现及储存高解码度或高清晰度视频内容的硬体的开发及传播，越来越需要对高解码度或高清晰度视频内容进行有效地编码或解码的视频编解码器。为满足此需求，国际电信联盟(ITU
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T)下的视频编码专家小组VCEG(Video Coding Experts Group)与国际标准化组织ISO/IEC下的动态画像专家小组MPEG(Moving Picture Experts Group)共同开发H.265/HEVC(High Efficiency Video Coding)专案，目标为提供比H.264/AVC(Advanced Video Coding)视频压缩标准更高的编码效率。
[0003]此外，随着显示技术的进步，各式图像播放装置的尺寸越来越大，图像品质的要求也越来越高。例如，具备超高画质(UHD)解析度(例如4K、8K解析度)的显示器已经逐渐普遍。对应的，当播放图像的尺寸或解析度提高时，应用各式视频压缩标准的视频解码器必须提高处理效能，才可即时支援每秒60帧(60fps)或其他更高帧率。目前，有人提出可通过多核处理架构的并行处理来提高解码效能。其中，为了避免存储器的存储器带宽不够用，可针对各处理核配置对应的存储器来增加存储器带宽。目前有一种作法是将这些处理核以及多个存储器皆连接至系统总线(System Bus)上，以透过系统总线进行数据访问。然而，上述配置将明显加重系统带宽消耗，对系统总线带来相当大的负担。此外，于配置有多个存储器的设计中，若无法有效率且均衡地使用多个存储器的存储器带宽，也会拖累图像解码与图像显示处理的效能。

技术实现思路

[0004]有鉴于此，本专利技术提供一种解码显示系统与其存储器访问方法，其可避免系统总线负担超载并可均衡地使用多个存储器的存储器带宽。
[0005]本专利技术的一实施例提供一种解码显示系统，其包括多个存储器、多个显示处理核、多个解码处理核，以及映射电路。多个存储器用以记录一视频图帧的多个图帧分块。多个解码处理核并行解码多个图帧分块。映射电路耦接于多个解码处理核以及多个存储器之间。各个存储器对应记录多个图帧分块其中之一，各个显示处理核对应访问多个存储器其中之一。各个解码处理核于进行视频图帧的解码操作的期间经由映射电路访问多个存储器，且多个解码处理核依序访问多个存储器其中之一。
[0006]从另一观点来看，本专利技术的一实施例提出一种解码显示系统的存储器访问方法，其包括下列步骤。于多个解码处理核并行进行视频图帧的解码操作的期间，藉由各个解码处理核经由映射电路访问多个存储器。多个解码处理核依序访问多个存储器其中之一。于多个显示处理核对进行视频图帧的图像处理操作的期间，藉由各个显示处理核对应访问多个存储器其中之一。多个存储器用以记录视频图帧的多个图帧分块，且各个存储器对应记
录多个图帧分块其中之一。
[0007]基于上述，在本专利技术的实施例中，多个解码处理核与多个显示处理核并未通过系统总线来访问存储器，因而可大幅降低系统总线的负担。此外，于进行视频图帧的解码操作的期间，各个解码处理核并行解码视频图帧的对应图帧分块。这些解码处理核依序被启动而可经由映射电路依序开始访问多个存储器，以大幅降低多个解码处理核同时访问同一存储器的机率。藉此，可效率且均衡地使用这些存储器的存储器带宽，以提升解码显示系统的效能。
[0008]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
[0009]图1是依据本专利技术一实施例的解码显示系统的示意图。
[0010]图2是依据本专利技术一实施例的图帧分块的示意图。
[0011]图3是依据本专利技术一实施例的解码处理核访问多个存储器的示意图。
[0012]图4是依据本专利技术一实施例的解码处理核访问多个存储器的时序图。
[0013]图5是依据本专利技术一实施例的映射电路的示意图。
[0014]图6是依据本专利技术一实施例的显示处理核访问多个存储器的示意图。
[0015]图7是依据本专利技术一实施例的存储器访问方法的流程图。
[0016]附图标记说明
[0017]10：解码显示系统
[0018]110_1～110_4：存储器
[0019]120_1～120_4：显示处理核
[0020]130_1～130_4：解码处理核
[0021]150：映射电路
[0022]160_1～160_4：存储器控制器
[0023]200：系统总线
[0024]L1～L4：信号传输线路
[0025]IB1～IB4：图帧分块
[0026]F1：视频图帧
[0027]R1～Rn：一行编码树单元
[0028]151：仲裁器
[0029]152：多工器
[0030]S701～S702：步骤
具体实施方式
[0031]现将详细参考本示范性实施例，在附图中说明所述示范性实施例之实例。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件代表相同或类似部分。
[0032]应理解，尽管术语「第一」、「第二」可在本文中用以描述各种元件/数据，但此等元件不应受此等术语限制。此等术语仅用以区分一元件/数据与另一元件/数据。
[0033]图1是依据本专利技术一实施例的解码显示系统的示意图。请参照图1，解码显示系统10可应用HEVC标准、AVS2标准或其他类似的视频编解码标准，本专利技术对此不限制。视频编码装置(未绘示)可依据前述视频压缩标准将视频中的每一视频图帧(frame)画分成多行及多列互不重叠的编码树单元(Coding Tree Unit，CTU)进行压缩编码。解码显示系统10可获取依据前述视频压缩标准进行编码而产生的多个视频图帧的码流，并依据前述视频压缩标准解码此码流以重构视频的多张视频图帧。此外，解码显示系统10还可对经解码产生的视频图帧进行图像处理操作，例如是去除杂讯、调整色差、增加锐利度或图像尺寸调整等等，使显示装置(未绘示)可以显示经图像处理的视频图帧。
[0034]于此，解码显示系统10可由集成电路实现，其包括多个存储器110_1～110_4、多个显示处理核120_1～120_4、多个解码处理核130_1～130_4，以及映射电路150。于一实施例中，解码处理核130_1～130_4的数量相同于显示处理核120_1～120_4的数量，且多个存储器110_1～110_4的数量会等于解码处理核130_1～130_4的数量。需说明的是，为了更清楚详细解释，以下实施例将以4个存储器110_1～110_4、4个显示处理核120_1～120_4，与4个解码处理核130_1～130_4为范例进行说明，但本专利技术不限制于此。
[0035]存储器110_1～110_4例如是动态随机访问存储器(Dy本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种解码显示系统，其特征在于，包括：多个存储器，用以记录一视频图帧的多个图帧分块；多个显示处理核；多个解码处理核，并行解码所述多个图帧分块；一映射电路，耦接于所述多个解码处理核以及所述多个存储器之间，其中，各所述多个存储器对应记录所述图帧分块其中之一，各所述多个显示处理核对应访问所述多个存储器其中之一，且各所述多个解码处理核经由所述映射电路访问所述多个存储器，且所述多个解码处理核依序访问所述多个存储器其中之一。2.如权利要求1所述的解码显示系统，其特征在于，更包括耦接所述映射电路的多个存储器控制器，其中各所述多个存储器控制器对应耦接所述多个存储器其中之一，所述多个解码处理核包括第一解码处理核以及第二解码处理核，于所述多个解码处理核进行所述视频图帧的解码操作的期间，所述第一解码处理核经由所述多个存储器控制器依序访问所述多个存储器，所述第二解码处理核经由所述多个存储器控制器依序访问所述多个存储器，且所述第一解码处理核于第一时期内访问所述多个存储器其中之一，所述第二解码处理核于所述第一时期内访问所述多个存储器其中之另一。3.如权利要求2所述的解码显示系统，其特征在于，所述多个解码处理核依序启动来解码所述视频图帧的多行编码树单元，各所述多个图帧分块包括每一行编码树单元的部分编码树单元，所述第一解码处理核访问所述多个存储器其中之一以解码所述图帧分块其中之一中属于第i行编码树单元的多个编码树单元，而于此同时所述第二解码处理核访问所述多个存储器其中之另一以解码所述图帧分块其中之另一中属于第(i+1)行编码树单元的多个编码树单元。4.如权利要求3所述的解码显示系统，其特征在于，当所述第一解码处理核访问所述多个存储器其中之一以解码所述图帧分块其中之一中属于第i行编码树单元的所述多个编码树单元时，所述映射电路依据所述第一解码处理核的访问请求的存储器识别符将所述第一解码处理核的访问请求发送至所述多个存储器控制器其中之一；以及当所述第二解码处理核访问所述多个存储器其中之另一以解码所述图帧分块其中之另一中属于第(i+1)行编码树单元的多个编码树单元时，所述映射电路依据所述第二解码处理核的访问请求的存储器识别符将所述第二解码处理核的访问请求发送至所述多个存储器控制器其中之另一。5.如权利要求2所述的解码显示系统，其特征在于，当所述第一解码处理核与所述第二解码处理核于第二时期内同时访问所述多个存储器其中之一时，所述映射电路对所述第一解码处理核的访问请求与所述第二解码处理核的访问请求进行仲裁管理。6.如权利要求1所述的解码显示系统，其特征在于，更包括耦接所述映射电路的多个存储器控制器，其中各所述多个存储器控制器对应耦接所述多个存储器其中之一，所述多个显示处理核包括第一显示处理核以及第二显示处理核，于所述多个显示处理核对进行所述视频图帧的图像处理操作的期间，所述第一显示处理核经由所述多个存储器控制器其中之一访问所述多个存储器其中之一，且所述第二显示
处理核经由所述多个存储器控制器其中之另一访问所述多个存储器其中之另一。7.如权利要求1所述的解码显示系统，其特征在于，更包括耦接所述多个显示处理核的一线缓冲器以及分别对应...

【专利技术属性】
技术研发人员：高峰，
申请(专利权)人：扬智科技股份有限公司，
类型：发明
国别省市：