具有多级互连的半导体器件及其形成方法技术

本发明专利技术公开了一种半导体器件和制造半导体器件的方法。一个示例性的半导体器件包括衬底，该衬底包括分开源极和漏极（S/D）部件的栅极结构。该半导体器件进一步包括形成在衬底上方的第一介电层，该第一介电层包括与S/D部件电接触的第一互连结构。该半导体器件进一步包括形成在第一介电层上方的中间层，该中间层具有与第一互连结构基本上共面的顶面。该半导体器件进一步包括形成在中间层上方的第二介电层，该第二介电层包括与第一互连结构电接触的第二互连结构和与栅极结构电接触的第三互连结构。本发明专利技术还提供了一种具有多级互连的半导体器件及其形成方法。

【技术实现步骤摘要】
具有多级互连的半导体器件及其形成方法
本专利技术涉及半导体领域，更具体地，本专利技术涉及一种具有多级互连的半导体器件及其形成方法。
技术介绍
半导体集成电路（IC）工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度（即，每个芯片区域的互连器件数量），而减小了几何尺寸（即，使用制造工艺可以产生的最小部件）。这种按比例缩小的工艺的优点在于提高了生产效率并且降低了相关费用。这种按比例缩小也增加了IC的加工和制造的复杂性，并且为了实现这些发展，IC的加工和制造也需要类似的发展。例如，当半导体工业发展到追求更高器件密度、更高性能以及更低费用的纳米技术工艺节点时，在制造和设计两者方面的挑战导致出现在单个衬底上制造不同类型的集成电路器件的发展。然而，随着按比例减小的继续，在单个衬底上形成用于不同类型集成电路器件的互连被证实是困难的。因此，尽管现有的集成器件和集成电路器件的制造方法已经大体上满足其预期的目的，但并不是在所有方面均完全令人满意的。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种半导体器件，包括：衬底，包括将源极和漏极（S/D）部件分隔开的栅极结构；第一介电层，形成在所述衬底上方，所述第一介电层包括与所述S/D部件电接触的第一互连结构；中间层，形成在所述第一介电层上方，所述中间层的底面与所述第一互连结构的顶面基本上共面；以及第二介电层，形成在所述中间层上方，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。在所述半导体器件中，进一步包括：设置在所述S/D部件上的硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。在所述半导体器件中，进一步包括：设置在所述硅化物层上的阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。在所述半导体器件中，所述中间层包括硬掩模。在所述半导体器件中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。在所述半导体器件中，所述中间层的高度在大约30埃至大约300埃的范围内。在所述半导体器件中，所述栅极结构包括栅极电介质和栅电极，所述栅电极与所述第三互连结构电接触。根据本专利技术的另一方面，提供了一种半导体器件，包括：衬底，包括横跨沟道区域且将源极和漏极（S/D）部件分隔开的栅极结构，所述栅极结构包括栅电极，所述栅电极的顶面在第一平面中；第一介电层，形成在所述S/D部件上方；第一互连结构，延伸穿过所述第一介电层并且延伸穿过形成在所述第一介电层上方的中间层，所述第一互连结构与所述S/D部件电接触，所述第一互连结构的顶面在第二平面中，所述第二平面不同于所述栅极结构的顶面所在的所述第一平面；第二介电层，形成在所述中间层上方；第二互连结构，延伸穿过所述第二介电层，所述第二互连结构与所述第一互连结构电接触；以及第三互连结构，延伸穿过所述第二介电层且延伸穿过所述中间层，所述第三互连结构与所述栅极结构电接触。在所述半导体结构中，进一步包括：设置在所述S/D部件上的硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。在所述半导体结构中，进一步包括：设置在硅化物层上的阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。在所述半导体结构中，所述中间层包括硬掩模。在所述半导体结构中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。根据本专利技术的又一方面，提供了一种制造方法，包括：提供衬底，所述衬底包括将源极和漏极（S/D）部件分隔开的栅极结构；在所述衬底上方形成第一介电层，所述第一介电层包括与所述S/D部件电接触的第一互连结构；在所述第一介电层上方形成中间层，所述中间层的底面与所述第一互连结构的顶面基本上共面；以及在所述中间层上方形成第二介电层，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。在所述方法中，进一步包括：在所述S/D部件上方形成硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。在所述方法中，进一步包括：在所述硅化物层上方形成阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。在所述方法中，形成所述中间层包括：形成硬掩模。在所述方法中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。在所述方法中，所述中间层的厚度在大约30埃至大约300埃的范围内。在所述方法中，所述栅极结构包括栅极电介质和栅电极。在所述方法中，所述衬底是体硅或绝缘体上硅（SOI）。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1是流程图，示出了根据本专利技术的多个方面制造半导体器件的方法；图2-图18示出了根据图1的方法，半导体器件的一个实施例在制造的各个阶段中的概括的截面侧视图。具体实施方式为了实施本专利技术的不同特征，下面的公开内容提供了不同的实施例或实例。下面描述了部件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例并不是限制性的。例如，例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。同时，在不背离本专利技术的范围的条件下可以不同于在此示出的示例性实施例的方式布置、组合或配置此处公开的部件。应该理解，尽管此处没有明确地描述，但本领域的技术人员将能够得出各种体现本专利技术的原则的等效方式。现代半导体器件可以使用互连在半导体晶圆上的各个组件和部件之间执行电布线以及与外部器件建立电连接。该互连结构可以包括在不同互连层的金属线之间提供电连接的多个通孔/触点。随着半导体器件制造技术持续发展，半导体器件上的各种部件的尺寸变得越来越小，包括形成互连的通孔和金属线的尺寸。这导致出现了制造挑战。例如，互连的形成可以包括一种或更多种光刻、蚀刻和沉积工艺。与这些工艺相关的变化（例如，表面状况变化，临界尺寸统一性变化或光刻叠加错误）不利地影响半导体器件的性能。另外声明，器件按比例缩小工艺可能对用于形成互连的工艺提出更为严格的要求。因此，需要不受到上述问题影响的制造方法和器件。根据本专利技术的多个方面，公开了一种包括互连结构的半导体器件。该互连结构包括多个金属层。除了其他的以外，形成多个金属层的方法可以考虑通过改善半导体器件的表面状况和临界尺寸来减少制造变化。下面将更为详细地描述包括诸如，互连结构的半导体器件的各个方面。参考图1和图2至图18，下面将集中描述方法100和半导体器件200。图1是根据本专利技术的多个方面制造集成电路器件的方法100的流程图。方法100以框102为开始，其中，提供了包括栅极结构的衬底。该衬底可以包括处在栅极结构的任意一本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，包括将源极和漏极（S/D）部件分隔开的栅极结构；第一介电层，形成在所述衬底上方，所述第一介电层包括与所述S/D部件电接触的第一互连结构；中间层，形成在所述第一介电层上方，所述中间层的底面与所述第一互连结构的顶面基本上共面；以及第二介电层，形成在所述中间层上方，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。

【技术特征摘要】
2013.01.31 US 13/756,3891.一种半导体器件，包括：衬底，包括将源极和漏极(S/D)部件分隔开的栅极结构；第一介电层，形成在所述衬底上方，所述第一介电层包括与所述S/D部件电接触的第一互连结构；中间层，形成在所述第一介电层上方，所述中间层的顶面与所述第一互连结构的顶面基本上共面，并且所述中间层的底面与所述第一介电层的顶面以及所述栅极结构的顶面彼此共面；以及第二介电层，形成在所述中间层上方，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。2.根据权利要求1所述的半导体器件，进一步包括：设置在所述S/D部件上的硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。3.根据权利要求2所述的半导体器件，进一步包括：设置在所述硅化物层上的阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。4.根据权利要求1所述的半导体器件，其中，所述中间层包括硬掩模。5.根据权利要求1所述的半导体器件，其中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝(Al)、钨(W)和铜(Cu)所构成的组中的材料。6.根据权利要求1所述的半导体器件，其中，所述中间层的高度在大约30埃至大约300埃的范围内。7.根据权利要求1所述的半导体器件，其中，所述栅极结构包括栅极电介质和栅电极，所述栅电极与所述第三互连结构电接触。8.一种半导体器件，包括：衬底，包括横跨沟道区域且将源极和漏极(S/D)部件分隔开的栅极结构，所述栅极结构包括栅电极，所述栅电极的顶面在第一平面中；第一介电层，形成在所述S/D部件上方；第一互连结构，延伸穿过所述第一介电层并且延伸穿过形成在所述第一介电层上方的中间层，所述第一互连结构与所述S/D部件电接触，所述第一互连结构的顶面在第二平面中，所述第二平面不同于所述栅极结构的顶面所在的所述第一平面，其中所述中间层的底面与所述第一介电层的顶面以及所述栅极结构的顶面彼此共面；第二介电层，形成在所述中间层上方；第二互连结构，延伸穿过所述第二介电层，所述第二互连结构与所述第一...

【专利技术属性】
技术研发人员：郑敏良，王英郎，陈科维，刘继文，魏国修，黄国峰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71