操作电路控制器件、半导体存储器件及其操作方法技术

本发明专利技术公开了一种半导体存储器件，当由于外部电压小于参考电压而输出检测信号时，通过控制预备/忙碌焊盘而将半导体存储器件保持在忙碌状态；通过防止泵浦时钟的产生来防止通过泵浦电路产生操作电压；以及通过防止微时钟的产生而将微控制器复位。因此，当外部电压小于参考电压时，可以经由一系列的操作防止半导体存储器件发生故障。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种半导体存储器件，当由于外部电压小于参考电压而输出检测信号时，通过控制预备/忙碌焊盘而将半导体存储器件保持在忙碌状态；通过防止泵浦时钟的产生来防止通过泵浦电路产生操作电压；以及通过防止微时钟的产生而将微控制器复位。因此，当外部电压小于参考电压时，可以经由一系列的操作防止半导体存储器件发生故障。【专利说明】相关申请的交叉引用本申请要求2012年12月20日向韩国知识产权局提交的申请号为10-2012-0149098的韩国专利申请的优先权，其全部内容通过弓I用合并于此。
本专利技术的各种实施例总体而言涉及操作电路控制器件、半导体存储器件以及操作半导体存储器件的方法。
技术介绍
半导体存储器件典型地分成易失性存储器件或非易失性存储器件。易失性存储器件被认为以高写入和读取速率来操作，但是它们在断电时不能保留储存的数据。非易失性存储器件以相对较低的写入和读取速率来操作，但是无论电源开/关条件如何它们都能保留储存的数据。非易失性存储器的实例包括只读存储器(ROM)、屏蔽式ROM (MR0M)、可编程ROM (PR0M)、可擦除可编程ROM (EPR0M)、电可擦除可编程ROM(EEPR0M)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM (MRAM)、阻变RAM (RRAM)以及铁电RAM (FRAM)0快闪存储器分成NOR (或非)型或NAND (与非)型。快闪存储器具有RAM和ROM 二者的优点。例如，与RAM相似，快闪存储器可以自由地编程和擦除。与ROM相似，快闪存储器即使在不被供电的情况下也可以保留储存的数据。快闪存储器已经广泛地用作诸如移动电话、数码照相机、个人数字助理(PDA)以及MP3播放器这样的便携式电子设备中的储存媒介。施加到半导体存储器件的电压的突然下降可能由于各种原因而在不可预料的时间发生，这可能导致半导体存储器件中的问题。
技术实现思路
本专利技术的各种实施例涉及一种半导体存储器件及其操作方法，所述半导体存储器件在施加到半导体存储器件的电压突然下降时通过连续地执行操作终止过程来防止故障。根据本专利技术的一个实施例的操作电路控制器件包括:检测电路，所述检测电路被配置成将外部电压与参考电压进行比较，以及当外部电压小于参考电压时激活检测信号；控制逻辑，所述控制逻辑被配置成响应于检测信号而将操作电路保持在忙碌状态；控制信号发生电路，所述控制信号发生电路被配置成响应于检测信号而产生第一控制信号和第二控制信号；泵浦时钟发生电路，所述泵浦时钟发生电路被配置成产生泵浦时钟，该泵浦时钟要输入到泵浦电路以产生操作电路的操作电压，其中，所述泵浦时钟发生电路被配置成响应于第一控制信号而被禁止；微时钟发生电路，所述微时钟发生电路被配置成产生微时钟，其中，所述微时钟发生电路被配置成响应于第一控制信号而被禁止；以及微控制器，所述微控制器被配置成响应于微时钟而控制操作电路，其中，所述微控制器被配置成当所述微时钟发生电路被禁止时响应于第二控制信号而被复位。根据本专利技术的一个实施例的半导体存储器件包括:存储器阵列，所述存储器阵列包括与字线耦接的存储器单元；操作电路，所述操作电路被配置成对存储器单元执行操作；以及控制电路，所述控制电路被配置成将外部电压与参考电压进行比较，以及当外部电压小于参考电压时控制操作电路以终止操作。根据本专利技术的一个实施例的操作半导体存储器件的方法包括以下步骤:当外部电压小于第一阈值时激活检测信号；响应于检测信号将当前状态保持在忙碌状态；响应于检测信号而将要输入到泵浦电路的用以产生操作电路的操作电压的泵浦时钟的产生禁止，以及将要输入到微控制器的用以控制操作电路的微时钟的产生禁止；当微时钟的产生被禁止时，响应于检测信号而将微控制器复位；以及响应于检测信号而将全部的字线都放电。【专利附图】【附图说明】图1是根据本专利技术的一个实施例的半导体存储器件的框图；图2是图1的存储块的电路图；图3是图1的控制电路的框图；图4是图3的检测单元的电路图；图5是图3的控制逻辑的电路图；图6是图3的控制信号发生单元的电路图；图7和图8是图3的微控制器的框图；图9是图1的行译码器的框图；图10至图12是说明根据本专利技术的一个实施例的操作半导体存储器件的方法的流程图；图13是说明图11和图12的外部电压的第一阈值和第二阈值的图；图14是说明将图10的微控制器复位的操作的流程图；图15是根据本专利技术的一个实施例的存储系统的示意性框图；图16是执行根据前述各种实施例的编程操作的融合式存储器件或融合式存储系统的示意性框图；以及图17是包括根据本专利技术的一个实施例的快闪存储器件的计算系统的示意性框图。【具体实施方式】在下文中，将参照附图详细地描述各种实施例。提供附图以允许本领域技术人员理解本公开的实施例的范围。然而，本专利技术可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分地传达本专利技术的范围。图1是根据本专利技术的一个实施例的半导体存储器件的电路图。图2是图1的存储块的电路图。根据本专利技术的一个实施例的半导体存储器件可以包括存储器阵列110、操作电路130、140、150、160、170以及180、以及控制电路120。存储器阵列110可以包括多个存储块110MB。操作电路130、140、150、160、170以及180可以被配置成对存储块110MB的选中页所包括的存储器单元执行编程操作、读取操作以及擦除操作。控制电路120可以被配置成控制操作电路130、140、150、160、170以及180。当半导体存储器件为NAND快闪存储器件时，操作电路可以包括电压供应电路135、页缓冲器组150、列选择电路160、输入/输出电路170以及通过/失败检查电路180。参见图2，每个存储块IIOB可以包括多个存储串STe 1、STe2、STe3至STek和STo 1、STo2、STo3 至 STok,它们耦接在位线 BLeU BLe2、BLe3 至 BLek 以及 BLoU BLo2、BLo3 至BLok与公共源极线CSL之间。换言之，存储串STel至STok可以分别与位线BLel至BLok耦接，并且可以共同耦接到公共源极线CSL。每个存储串，例如存储串STel，可以包括源极选择晶体管SST、多个存储器单元COel、CleU C2el至Cnel、以及漏极选择晶体管DST。源极选择晶体管SST的源极可以与公共源极线CSL耦接。漏极选择晶体管DST的漏极可以与位线BLel耦接。存储器单元COel、Clel、C2el至Cnel可以与源极选择晶体管SST和漏极选择晶体管DST串联耦接。源极选择晶体管SST的栅极可以与源极选择线SSL耦接，存储器单元C0el、Clel、C2el至Cnel的栅极可以分别与字线WL0、WL1、WL2至WLn耦接，漏极选择晶体管DST的栅极可以与漏极选择线DSL耦接。在NAND快闪存储器件中，存储块中包括的存储器单元可以分成物理页单位或逻辑页单位。例如，与字线WLO耦接的存储器单元COel至COek和COol至COok可以形成单个物理页PAGE0。另外，偶数编号的存储器单元COel至COek可以形成单个偶数物理页，奇数编号的存储器单本文档来自技高网...

【技术保护点】
一种操作电路控制器件，包括：检测电路，所述检测电路被配置成将外部电压与参考电压进行比较，以及当所述外部电压小于所述参考电压时激活检测信号；控制逻辑，所述控制逻辑被配置成响应于所述检测信号而将操作电路保持在忙碌状态；控制信号发生电路，所述控制信号发生电路被配置成响应于所述检测信号而产生第一控制信号和第二控制信号；泵浦时钟发生电路，所述泵浦时钟发生电路被配置成产生要输入到泵浦电路的泵浦时钟，以产生所述操作电路的操作电压，其中，所述泵浦时钟发生电路被配置成响应于所述第一控制信号而被禁止；微时钟发生电路，所述微时钟发生电路被配置成产生微时钟，其中，所述微时钟发生电路被配置成响应于所述第一控制信号而被禁止；以及微控制器，所述微控制器被配置成响应于所述微时钟而控制所述操作电路，其中，所述微控制器被配置成当所述微时钟发生电路被禁止时响应于所述第二控制信号而被复位。

【技术特征摘要】
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【专利技术属性】
技术研发人员：刘炳晟，朴镇寿，李相炖，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR