本发明专利技术揭示操作存储器装置的设备及方法。在一种这样的方法中，从存储器装置确定及转移存储器单元的数据状态的第一部分，同时继续确定所述相同存储器单元的数据状态的剩余部分。在至少一种方法中，在第一感测阶段期间确定存储器单元的数据状态且转移所述存储器单元的所述数据状态，同时所述存储器单元经历额外感测阶段以确定所述存储器单元的所述数据状态的额外部分。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术揭示操作存储器装置的设备及方法。在一种这样的方法中，从存储器装置确定及转移存储器单元的数据状态的第一部分，同时继续确定所述相同存储器单元的数据状态的剩余部分。在至少一种方法中，在第一感测阶段期间确定存储器单元的数据状态且转移所述存储器单元的所述数据状态，同时所述存储器单元经历额外感测阶段以确定所述存储器单元的所述数据状态的额外部分。【专利说明】从存储器阵列确定及转移数据
本专利技术大体上涉及半导体存储器，且特定来说，在一个或一个以上实施例中，本专利技术涉及感测存储在非易失性存储器装置中的数据。
技术介绍
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。快闪存储器装置已发展为广范围电子应用的非易失性存储器的受欢迎源。非易失性存储器为可在无电力施加的情况下留存其存储数据达某延长时段的存储器。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏装置、电器、车辆、无线装置、移动电话及可装卸式存储器模块，且非易失性存储器的用途不断扩大。快闪存储器装置通常使用允许有高存储密度、高可靠性及低功率消耗的单晶体管存储器单元。通过电荷存储结构(例如浮动栅极或电荷陷阱)的编程(其有时被称为写入)或其它物理现象(例如相变或极化)，存储器单元的阈值电压的变化确定每一存储器单元的数据状态。可通过执行读取操作而从存储器单元读取数据。通常使用擦除及编程循环来编程存储器单元。例如，首先擦除特定存储器单元块的存储器单元且接着选择性编程所述存储器单元。存储器单元(例如快闪存储器单元)可配置为本
中已知的单级存储器单元(SLC)或多级存储器单元(MLC)。SLC及MLC存储器单元将数据状态(例如，如由一个或一个以上位所表示)指派给存储在存储器单元上的特定范围的阈值电压(Vt)。SLC存储器允许每一存储器单元上存储数据的单一二进制数(例如位)。同时，MLC技术允许每存储器单元存储两个或两个以上二进制数，具体取决于存储器单元的使用期限操作期间指派给存储器单元的Vt范围的数量及所指派Vt范围的稳定性。用以表示包括N个位的位模式的Vt范围的数目(例如电平)可为2N，其中N为整数。例如，可由两个范围表示一个位，由四个范围表示两个位，由八个范围表示三个位，等等。MLC存储器单元可将偶数或奇数个位存储在每一存储器单元上，且用于分数位的方案也是已知的。常见命名惯例为将SLC存储器称为MLC (双级)存储器，这是因为SLC存储器利用两个Vt范围来存储数据的一个位，例如由O或I所表示。可由MLC (四级)表示经配置以存储数据的两个位的MLC存储器，由MLC (八级)表示经配置以存储数据的三个位的MLC存储器，等等。图1说明一族群的MLC(四级)(例如2-位)存储器单元的Vt范围实例100。例如，存储器单元可被编程为落在200毫伏特的四个不同Vt范围102到108的一者内的Vt，每一 Vt范围用以表示与包括两个位的位模式对应的数据状态。通常，每一范围102到108之间维持无作用区110(例如，有时被称为边限且可具有200毫伏特到400毫伏特的范围)以防止范围重叠。作为实例，如果存储器单元的Vt在四个Vt范围的第一者102内，那么在此情况中所述存储器单元存储逻辑‘11’状态且通常被视为所述存储器单元的经擦除状态。如果Vt在四个Vt范围的第二者104内，那么在此情况中所述存储器单元存储逻辑‘10’状态。四个Vt范围的第三Vt范围106内的Vt将指示此情况中的所述存储器单元存储逻辑‘00’状态。最后，属于第四Vt范围108的Vt指示所述存储器单元中存储逻辑‘01’状态。例如，对于具有由位模式‘XY’表示的特定数据状态的存储器单元，‘X’位置位可被视为最高有效位(MSB)且‘Y’位置位可被视为最低有效位(LSB)。选定存储器单元的数据状态的确定涉及对所述存储器单元执行感测(例如读取)操作。在所述感测操作期间，可将随时间逝去而增大的感测电势施加到所述选定存储器单元。可在外加感测电势已达到待施加到选定存储器单元的最高电平时确定所述选定存储器单元的数据状态的MSB及LSB。然而，等待确定MSB与LSB两者可能会导致延迟，所述延迟可能会限制(例如)感测操作期间从存储器装置读取数据的快速程度。因为上述原因及所属领域的技术人员在阅读及理解本专利技术后将明白的下述其它原因，本
中需要用于在存储器装置中执行数据感测操作的替代方法。
技术实现思路
【专利附图】【附图说明】图1展示一族群的存储器单元中的阈值电压范围的图形表示。图2展示典型的NAND配置的存储器单元阵列的示意表示。图3展示典型的NOR配置的存储器单元阵列的示意表示。图4说明典型存储器装置的一部分的简化框图。图5说明根据本专利技术的实施例的存储器装置的简化框图。图6说明根据本专利技术的实施例的存储器装置的一部分的简化框图。图7说明表示根据本专利技术的实施例的方法的流程图。图8说明根据本专利技术的实施例的外加感测电势的图。图9说明一族群的存储器单元中的阈值电压范围的图形表示。图10说明一族群的存储器单元中的阈值电压范围的图形表示。图11为根据本专利技术的实施例的与存储器存取装置耦合的存储器装置(作为电子系统的部分)的简化框图。【具体实施方式】在本专利技术的以下详细描述中，参考形成本专利技术的部分的附图，且附图中以说明的方式展示其中可实践本专利技术的特定实施例。在图式中，相似元件符号描述贯穿若干视图的实质上类似的组件。足够详细地描述这些实施例以使所属领域的技术人员能够实践本专利技术。可利用其它实施例，且可在不背离本专利技术的范围的情况下做出结构、逻辑及电性变化。因此，以下详细描述不应以限制意义理解。快闪存储器通常利用被称为NAND快闪存储器及NOR快闪存储器的两种基本架构的一者。所述名称是源自于用以读取装置的逻辑。图2说明NAND型快闪存储器阵列架构200，其中所述存储器阵列的存储器单元202依逻辑布置成行及列组成的阵列。例如，在常规NAND快闪架构中，“行”意指具有共同耦合控制栅极的存储器单元220卜4，而“列”意指耦合为一串特定存储器单元208的存储器单元。所述阵列的存储器单元202 —起布置成串(例如NAND串)，通常每串具有8个、16个、32个或32个以上存储器单元。一串中的每一存储器单元一起串联连接(源极到汲极)于源极线214与数据线216 (通常被称为位线)之间。由行解码器(图中未展示)(例如)通过选择特定存取线(通常被称为字线，例如孔72187到孔0218(|)而激活一逻辑行的存储器单元来存取所述阵列。每一字线218耦合到一行存储器单元的控制栅极。可取决于正对所述阵列执行的操作的类型而将位线BLUiei到BL42164驱动到高态或低态。这些位线BL1216i到BL42164耦合到感测装置(例如感测放大器)230，所述感测装置(例如)通过感测特定位线216上的电压或电流而检测目标存储器单元的状态。如所属领域的技术人员所知，存储器单元、字线及位线的数目可远大于图2中所展示本文档来自技高网...
【技术保护点】
一种操作存储器单元阵列的方法，所述方法包括：确定所述存储器单元阵列的选定存储器单元的数据状态的第一部分；起始所述选定存储器单元的所述数据状态的所述经确定第一部分的转移；及与所述选定存储器单元的所述数据状态的所述经确定第一部分的所述转移至少部分同时地确定所述选定存储器单元的所述数据状态的第二部分。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：尼古拉斯·亨德里克森，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US
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