利用温度补偿来斜升通过电压以增强存储器设备中的沟道升压制造技术

在非易失性存储系统中，用于未被选NAND串的一个或多个衬底沟道区在编程期间被升压以禁止程序干扰。施加给与至少第一沟道区关联的一个或多个未被选字线的电压在编程脉冲时间段期间增加，其中，在该编程脉冲时间段中编程脉冲被施加给被选字线。增加可以是以斜坡或步进形式逐渐的。可保持第一沟道区的升压电平。施加给一个或多个未被选字线的电压的增加也可随温度变化。在编程脉冲时间段之前，对于第二相邻沟道区可能以比第一沟道区更快的速率来斜升施加给一个或多个未被选字线的电压，以助于隔离沟道区。

【技术实现步骤摘要】
【国外来华专利技术】利用温度补偿来斜升通过电压以增强存储器设备中的沟道升压
本专利技术涉及非易失性存储器。
技术介绍
半导体存储器已经变得越来越普遍地用于各种电子设备中。例如，将非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。电可擦除可编程只读存储器(EEPROM)及闪速存储器是最流行的非易失性半导体存储器之一。与传统的完全特征化EEPROM相反，利用也是EEPROM类型的闪速存储器，整个存储器阵列的内容或者存储器的一部分的内容可在一个步骤中擦除。传统EEPROM和闪速存储器都使用位于半导体衬底中的沟道区上方并与该沟道区绝缘的浮置栅极。该浮置栅极位于源极区和漏极区之间。控制栅极被设置在浮置栅极上并与之绝缘。如此形成的晶体管的阈值电压(VTH)由浮置栅极上保留的电荷量来控制。也就是说，在晶体管导通以允许在晶体管的源极和漏极之间的导通之前必须施加给控制栅极的最小电压量由浮置栅极上的电荷电平控制。一些EEPROM及闪速存储器设备包括具有用于存储两个范围的电荷的浮置栅极的存储元件或单元，因此，存储元件可在两个状态(例如，已擦除状态和已编程状态)之间被编程/擦除。这样的闪速存储器设备有时被称为二进制闪速存储器设备，因为每个存储器元件可存储一位数据。多状态(也称为多电平)闪速存储器设备通过识别多个不同的允许/有效的已编程阈值电压范围来实现。每个不同的阈值电压范围与存储器设备中编码的数据位集合的预定值对应。例如，每个存储器元件在当其可处于与四个不同阈值电压范围对应的四个离散电荷带之一时能够存储两位数据。通常，在编程操作期间施加给控制栅极的编程电压Vpgm是作为幅度随时间增加的一系列脉冲而施加的。编程电压可被施加给被选字线。在一个可能的方法中，脉冲的幅度随着每个连续脉冲而增加预定步长或增量，例如0.2-0.4V。Vpgm可被施加给闪速存储器元件的控制栅极。在编程脉冲之间的时间段中，可以执行验证操作。也就是说，在连续编程脉冲之间读取被并行编程的一组元件中的每个元件的编程电平，以确定该编程电平是否等于或大于该元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可以针对元件的每个状态执行验证步骤以确定该元件是否已经达到了其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储元件可能需要针对三个比较点执行验证操作。而且，当对EEPROM或闪速存储器设备(例如，在NAND串中的NAND闪速存储器设备)编程时，通常Vpgm被施加给控制栅极并且被选择用于编程的NAND串的位线被接地，这致使来自存储元件的沟道的电子被注入到浮置栅极中。当电子在浮置栅极中聚集时，浮置栅极变为带负电并且存储元件的阈值电压升高，因而认为其处于已编程状态。然而，对于被选择用于编程的NAND串，当施加Vpgm时关联的存储元件受到程序干扰。附图说明在附图中，相似标号的元件彼此对应：图1是使用单行/列解码器及读/写电路的非易失性存储器系统的框图。图2A示出存储器阵列如图1中的存储器阵列200的示例块。图2B示出包括多个块如图2A的块201的存储器阵列200。图3A示出阈值电压分布的示例集合。图3B示出双趟次编程技术的第一趟次。图3C示出图3B的双趟次编程技术的第二趟次。图3D示出另一双趟次编程技术的第一趟次。图3E示出图3D的双趟次编程技术的第二趟次。图4A示出在编程操作期间施加给被选字线的一系列编程和验证脉冲。图4B示出对于存储元件集合的多趟次编程操作。图5A描述用于示出第一沟道升压技术、的图2A的未被选NAND串212的剖视图。图5B1是示出图5A的未被选NAND串的衬底中的沟通升压电平的图示。图5B2是示出另一个实施例中图5A的未被选NAND串的衬底中的沟通升压电平的图示。图5C示出在编程验证迭代的编程部分期间施加给被选字线的电压。图5D示出根据图5A的沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的固定电压。图5E示出当使用图5D的未被选字线电压时，NAND串的衬底中用于图5A的沟道升压技术的沟道升压电平。图5F示出在编程验证迭代的编程部分期间施加给图5A的未被选NAND串的位线202的电压。图5G示出在编程验证迭代的编程部分期间向与图5A的未被选NAND串的漏极侧选择栅极通信的线206施加的电压。图5H示出在编程验证迭代的编程部分期间向图5A的未被选NAND串的源极线210施加的电压。图5I示出在编程验证迭代的编程部分期间向与图5A的未被选NAND串的源极侧选择栅极通信的线208施加的电压。图5J示出在编程验证迭代的编程部分期间施加给未被选字线的电压，其中电压例如针对图5A的第一沟道升压技术线性斜升或非线性斜升。图5K例如基于图5J的未被选字线电压示出图5A的NAND串的衬底中的沟道升压电平。图5L示出在编程验证迭代的编程部分期间施加给未被选字线的步进式渐增电压，作为对图5J的斜坡电压的可替选。图5M例如基于图5L的未被选字线电压示出图5A的NAND串的衬底中的沟道升压电平。图6A描述了用于针对不同温度，显示根据用于典型升压技术的未被选字线的通过电压（passvaltage）的位误差的曲线图。图6B示出与图6A一致的、用于典型沟道升压技术的未被选字线的根据温度的最佳通过电压。图7A示出在编程验证迭代的编程部分期间施加给未被选字线的电压，其中，该电压例如针对图5A的第一沟道升压技术根据温度斜坡形地增长。图7B示出在编程验证迭代的编程部分期间施加给未被选字线的根据温度的步进式渐增电压，作为对图7A的斜升电压的可替选。图8A描述用于示出第二沟道升压技术的、图2A的未被选NAND串212的剖视图。图8B是示出图8A的未被选NAND串的衬底中的沟通升压电平的图示。图9A是描述用于示出第三沟道升压技术的、图2A的未被选NAND串212的剖视图。图9B是示出图9A的未被选NAND串的衬底中的沟通升压电平的图示。图10A是描述用于示出第四沟道升压技术的、图2A的未被选NAND串212的剖视图。图10B是示出图10A的未被选NAND串的衬底中的沟通升压电平的图示。图10C示出针对图8A、图9A或图10A的沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的电压。图10D例如基于图10C的未被选字线电压，示出图8A、图9A或图10A的NAND串的衬底中的沟道升压电平。图10E描述图10D的沟道升压电平之差。图10F示出针对图8A、图9A或图10A的沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的可替选电压。图10G例如基于图10F的未被选字线电压，示出图8A、图9A或图10A的NAND串的衬底中的沟道升压电平。图10H示出针对图8A、图9A或图10A的沟道升压技术，在编程验证迭代的编程部分期间施加给未被选字线的可替选电压。图10I例如基于图10H的未被选字线电压，示出图8A、图9A或图10A的NAND串的衬底中的沟道升压电平。图11A示出例如基于图8A或图9A的升压技术的编程方法。图11B示出例如基于图10A的升压技术的编程方法。图11C示出例如基于图5A的升压技术的额外编程方法。图12A示出图2A的被选NAND串214的剖视图。图12B是示出图12A的被选NAND串的衬底中无沟道升本文档来自技高网...

【技术保护点】
一种非易失性存储系统，包括：在衬底上的NAND串中形成的非易失性存储元件集合，所述NAND串包括被选择用于在编程验证迭代中编程的至少一个NAND串（214），以及未被选择用于在编程验证迭代中编程的至少一个NAND串（212），所述非易失性存储元件集合与多个字线通信，所述多个字线包括被选择用于在所述编程验证迭代中编程的字线（WLn）和未被选择用于在所述编程验证迭代中编程的字线（WL0至WLn?1；WLn+1至WLf）；以及至少一个控制电路（110,150），所述至少一个控制电路与编程验证迭代的编程部分结合以：（a）配置至少一个未被选NAND串以允许在所述衬底中的在所述至少一个未被选NAND串下方的至少一个沟道区中的升压，（b）在编程脉冲时间段（t5?t8）之前的步升时间（t4）处，将所述被选字线的电压从相应预编程脉冲电压（Vpass）步升至编程脉冲电压（Vpgm），并且在所述编程脉冲时间段（t5?t8）期间保持所述编程脉冲电压，以及（c）在编程脉冲时间段（t5?t8）期间升压所述至少一个沟道区：将渐增的电压（Vpass?lsb）施加给未被选字线中的至少一个未被选字线（WLn?4至WLn?1；WLn+1至WLn+4）。...

【技术特征摘要】
【国外来华专利技术】2011.05.23 US 13/113,7861.一种非易失性存储系统，包括：在衬底上的NAND串中形成的非易失性存储元件集合，所述NAND串包括在编程验证迭代中的至少一个被选NAND串(214)，以及在编程验证迭代中的至少一个未被选NAND串(212)，所述非易失性存储元件集合可由多个字线寻址，所述多个字线包括在所述编程验证迭代中的被选字线(WLn)和在所述编程验证迭代中的未被选字线(WL0至WLn-1；WLn+1至WLf)；以及至少一个控制电路(110,150)，所述至少一个控制电路与编程验证迭代的编程部分结合以：(a)使至少一个未被选NAND串的漏极侧选择栅极(552)不导通以允许在所述衬底中的在所述至少一个未被选NAND串下方的至少一个沟道区中的升压，(b)在编程脉冲时间段(t5-t8)之前的步升时间(t4)处，将所述被选字线的电压从相应预编程脉冲电压(Vpass)步升至编程脉冲电压(Vpgm)，并且在所述编程脉冲时间段(t5-t8)期间保持所述编程脉冲电压，以及(c)在编程脉冲时间段(t5-t8)期间升压所述至少一个沟道区：将电压(Vpass-lsb)施加给未被选字线中的至少一个未被选字线(WLn-4至WLn-1；WLn+1至WLn+4)，被施加给所述未被选字线中的至少一个未被选字线的所述电压以取决于温度的速率增加。2.根据权利要求1所述的非易失性存储系统，其中：被施加给所述未被选字线中的所述至少一个未被选字线的所述电压在所述编程脉冲时间段的大部分期间内增加。3.根据权利要求1或2所述的非易失性存储系统，其中：被施加给所述未被选字线中的所述至少一个未被选字线的所述电压在第一温度处比在第二温度处以更高的速率增加，所述第二温度低于所述第一温度。4.根据权利要求1或2所述的非易失性存储系统，其中：以阶梯型波形增加被施加给所述未被选字线中的所述至少一个未被选字线的所述电压。5.根据权利要求1或2所述的非易失性存储系统，其中：通过斜升来增加被施加给所述未被选字线中的所述至少一个未被选字线的所述电压。6.根据权利要求1或2所述的非易失性存储系统，其中：被施加给所述未被选字线中的所述至少一个未被选字线的所述电压从初始电平(Vpass-lsb)增加，其中，当所述编程脉冲电压越高时所述初始电平越高。7.根据权利要求1或2所述的非易失性存储系统，其中：所述至少一个控制电路与编程验证迭代的编程部分结合以：将被施加给未被选字线中的至少一个未被选字线的所述电压施加给在所述被选字线的任一侧上的选中数量的未被选字线，其中，所述选中数量的未被选字线与所述被选字线相距指定数量字线之内。8.根据权利要求7所述的非易失性存储系统，其中：所述至少一个控制电路与编程验证迭代的编程部分结合以：不将被施加给未被选字线中的至少一个未被选字线的的电压施加给在所述被选字线的任一侧上的选中数量的未被选字线，其中，所述选中数量的未被选字线不与所述被选字线相距指定数量字线之内。9.根据权利要求1或2所述的非易失性存储系统，其中：所述至少一个控制电路与编程验证迭代的编程部分结合以：将隔离电压(Viso-s/d)施加给所述未被选字线中的至少另一个未被选字线(WLn-6，WLn+6)，以在未被选字线中的至少一个未被选字线的任一侧上至少限定所述至少一个沟道区中的第一沟道区(ch-lsb)和第二沟道区(ch-s/d)，所述被选字线在所述第一沟道区直接上方延伸，并且所述未被选字线中的所述至少一个未被选字线(WLn-4至WLn-1；W...

【专利技术属性】
技术研发人员：赫里特·扬·海明克，李沈忠，阿努哈弗·汉戴瓦，亨利·钦，梁贵荣，达纳·李，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：
国别省市：