半导体器件制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：在衬底上形成多个假栅极堆叠、每个假栅极堆叠两侧的多个第一侧墙、以及多个第一侧墙之间的第一层间介质层；去除假栅极堆叠以及第一层间介质层，在衬底上留下多个第一侧墙；在每个第一侧墙两侧的衬底上形成多个第二侧墙；在多个第二侧墙之间形成第二层间介质层；去除第一侧墙和第二侧墙，形成多个源漏沟槽；在每个源漏沟槽中形成第三层间介质层；去除第二层间介质层，形成栅极沟槽；在栅极沟槽中形成栅极堆叠。依照本发明专利技术的半导体器件制造方法，采用多个侧墙和层间介质层的组合，多次分步形成栅极沟槽，减小了最终栅极堆叠的线宽，提高了器件的性能和可靠性。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，包括：在衬底上形成多个假栅极堆叠、每个假栅极堆叠两侧的多个第一侧墙、以及多个第一侧墙之间的第一层间介质层；去除假栅极堆叠以及第一层间介质层，在衬底上留下多个第一侧墙；在每个第一侧墙两侧的衬底上形成多个第二侧墙；在多个第二侧墙之间形成第二层间介质层；去除第一侧墙和第二侧墙，形成多个源漏沟槽；在每个源漏沟槽中形成第三层间介质层；去除第二层间介质层，形成栅极沟槽；在栅极沟槽中形成栅极堆叠。依照本专利技术的，采用多个侧墙和层间介质层的组合，多次分步形成栅极沟槽，减小了最终栅极堆叠的线宽，提高了器件的性能和可靠性。【专利说明】
本专利技术涉及一种，特别是涉及一种能有效控制线条精细度的。
技术介绍
MOSFET器件等比例缩减至45nm之后，器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小。为了更有效控制栅极堆叠的形貌(prof iIe)，业界目前普遍采用后栅工艺，也即通常先在衬底上沉积多晶硅等材质的假栅极，沉积层间介质层(ILD)之后去除假栅极，随后在留下的栅极沟槽中填充高k/金属栅(HK/MG)膜层的堆叠。然而在上述后栅工艺中，由于光刻/刻蚀工艺的发展限制，采用传统的单次刻蚀-填充已经难以精确控制小尺寸器件的线宽，特别是当前特征尺寸已经缩减到22nm以下、甚至IOnm阶段。在这些小尺寸器件制造过程中，假栅极层往往难以实现完全的竖直形貌，并且栅极线条自身以及多个线条之间的宽度/间距也难以均匀化，使得线宽存在较大误差，降低了器件的可靠性。【专利技术内容】由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的，能有效控制线条精细度，同时大幅降低了器件之间的pitch (pitch可以看为一个栅极+2个侧墙+ —个源极或者漏极的宽度)，从附图中可以看出该专利的器件的Pi tch大约是在常规工艺中器件pitch的一半。这就大大提高了器件的集成度。为此，本专利技术提供了一种，包括:在衬底上形成多个假栅极堆叠、每个假栅极堆叠两侧的多个第一侧墙、以及多个第一侧墙之间的第一层间介质层；去除假栅极堆叠以及第一层间介质层，在衬底上留下多个第一侧墙；在每个第一侧墙两侧的衬底上形成多个第二侧墙；在多个第二侧墙之间形成第二层间介质层；去除第一侧墙和第二侧墙，形成多个源漏沟槽；在每个源漏沟槽中形成第三层间介质层；去除第二层间介质层，形成栅极沟槽；在栅极沟槽中形成栅极堆叠。其中，第一层间介质层的材料与第一侧墙的材料的不同。其中，第二侧墙的材料与第一侧墙的材料相同。其中，第二层间介质层的材料与第二侧墙的材料不同。其中，第二层间介质层的材料与第一侧墙的材料不同。其中，第三层间介质层的材料与第二层间介质层的材料不同。其中，第一侧墙、第一层间介质层、第二侧墙、第二层间介质层、第三层间介质层的材料选自氧化娃、氮化娃、氮氧化娃、非晶碳、类金刚石无定形碳(DLC)、高k材料、低k材料及其组合。其中，形成多个源漏沟槽之后进一步包括:在源漏沟槽暴露的衬底中注入形成源漏区，或者在源漏沟槽暴露的衬底上外延生长并原位掺杂形成源漏区。其中，栅极堆叠包括栅极绝缘层和栅极导电层。其中，栅极绝缘层包括高k材料，栅极导电层包括金属、所述金属的合金、所述金属的氮化物及其组合。其中，在形成源漏区之前，执行轻掺杂的注入，形成轻掺杂的源漏区(LDD结构)和/或晕状(Halo)源漏掺杂区。依照本专利技术的，采用多个侧墙和层间介质层的组合，多次分步形成栅极沟槽，减小了最终栅极堆叠的线宽，提高了器件的性能和可靠性。【专利附图】【附图说明】以下参照附图来详细说明本专利技术的技术方案，其中:图1A和图1B为依照本专利技术的步骤的示意图；图2A和图2B为依照本专利技术的步骤的示意图；图3A和图3B为依照本专利技术的步骤的示意图；图4A和图4B为依照本专利技术的步骤的示意图；图5A和图5B为依照本专利技术的步骤的示意图；图6A和图6B为依照本专利技术的步骤的示意图；图7A和图7B为依照本专利技术的步骤的示意图；图8A和图SB为依照本专利技术的步骤的示意图；图9A和图9B为依照本专利技术的步骤的示意图；以及图1OA和图1OB为依照本专利技术的步骤的示意图。【具体实施方式】以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能有效控制线条精细度的。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。以下参照图1?图10各个步骤的示意图，来详细描述本专利技术的技术方案，其中图A是剖面图，图B是顶视图。参照图1，在衬底上形成假栅极堆叠。提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si。在形成假栅极绝缘层之前，优选地，采用氟基溶液-诸如稀释HF (dHF)溶液或者稀释缓释刻蚀剂(dBOE)进行短时间的表面清洁，去除衬底表面原生存在的氧化物，例如氧化硅薄层。优选地，在衬底中刻蚀形成沟槽，在沟槽中沉积氧化硅等绝缘材料，形成浅沟槽隔离(STI，图中未示出)。随后，采用CVD工艺，例如LPCVD、PECVD、HDPCVD等，在衬底I上沉积假栅极绝缘层2，其材质可以是氧化硅、氮化硅、高k材料、非晶碳及其组合。高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Mg0、Al203、Ta2O5' TiO2, Zn。、ZrO2, HfO2, CeO2, Y2O3> La2O3)、钙钛矿相氧化物(例如 PbZrxTi1^xO3(PZT)、BaxSivxTiO3(BST))。假栅极绝缘层2的厚度不能太厚，避免影响栅极形貌，优选地为I~5nm。之后，采用CVD、PVD等常用工艺，例如LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺，形成假栅极层3，其材质可以是多晶硅、非晶硅、SiGe、S1:C、非晶锗、非晶碳等，优选地为多晶硅、非晶硅。随后采用常用的光刻/刻蚀工艺来图案化假栅极层3和假栅极绝缘层2，形成假栅极堆叠3/2。优选地，可以利用形成在假栅极层3之上的氧化硅、氮化硅等材质的硬掩模层(未示出)来图案化假栅极堆叠。通过LPCVD、PECVD, HDPCVD, MOCVD, MBE、ALD等工艺，在整个器件上沉积第一材料层，并刻蚀形成了第一侧墙4，位于栅极堆叠结构两侧。第一侧墙4的第一材料可以选自氧化娃、氮化娃、氮氧化娃、非晶碳、类金刚石无定形碳(DLC)、高k材料及其组合,其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如 Mg。、Al2O3' Ta2O5' Ti02、Zn。、ZrO2, HfO2, Ce02、Y2O3> La2O3)、钙钛本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成多个假栅极堆叠、每个假栅极堆叠两侧的多个第一侧墙、以及多个第一侧墙之间的第一层间介质层；去除假栅极堆叠以及第一层间介质层，在衬底上留下多个第一侧墙；在每个第一侧墙两侧的衬底上形成多个第二侧墙；在多个第二侧墙之间形成第二层间介质层；去除第一侧墙和第二侧墙，形成多个源漏沟槽；在每个源漏沟槽中形成第三层间介质层；去除第二层间介质层，形成栅极沟槽；在栅极沟槽中形成栅极堆叠。

【技术特征摘要】

【专利技术属性】
技术研发人员：秦长亮，尹海洲，殷华湘，洪培真，王桂磊，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11