一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅极介电层、栅极材料层和硬掩膜层；蚀刻所述硬掩膜层，并以经过所述蚀刻的硬掩膜层为掩膜，部分回蚀刻所述栅极材料层；在所述硬掩膜层的两侧形成第一侧壁；以所述第一侧壁为掩膜，蚀刻所述栅极材料层和栅极介电层，在所述半导体衬底上形成栅极结构；在所述栅极结构的两侧形成第二侧壁；去除所述硬掩膜层和所述第一侧壁，在所述栅极结构顶部的两侧形成凹槽；形成自对准金属硅化物。根据本发明专利技术，通过在所述栅极结构顶部的两侧形成凹槽来增大所述栅极结构的表面积，进而降低栅极电阻。

【技术实现步骤摘要】
【专利摘要】本专利技术提供，包括：提供半导体衬底，在所述半导体衬底上依次形成栅极介电层、栅极材料层和硬掩膜层；蚀刻所述硬掩膜层，并以经过所述蚀刻的硬掩膜层为掩膜，部分回蚀刻所述栅极材料层；在所述硬掩膜层的两侧形成第一侧壁；以所述第一侧壁为掩膜，蚀刻所述栅极材料层和栅极介电层，在所述半导体衬底上形成栅极结构；在所述栅极结构的两侧形成第二侧壁；去除所述硬掩膜层和所述第一侧壁，在所述栅极结构顶部的两侧形成凹槽；形成自对准金属硅化物。根据本专利技术，通过在所述栅极结构顶部的两侧形成凹槽来增大所述栅极结构的表面积，进而降低栅极电阻。【专利说明】
本专利技术涉及半导体制造工艺，具体而言涉及一种降低栅极电阻的方法。
技术介绍
在金属-氧化物-半导体制造工艺中，自对准金属硅化物的形成用于降低CMOS器件的栅极电阻，进而提升器件的运行速度。现有的自对准金属硅化物的形成工艺包括如下步骤:首先，提供半导体衬底，在所述半导体衬底中形成隔离结构和各种阱结构；接着，在所述半导体衬底上形成栅极结构、栅极结构两侧的侧壁结构以及以所述侧壁结构为掩膜，在所述侧壁结构两侧的半导体衬底中形成源/漏区；最后，在所述源/漏区上以及所述栅极结构的顶部形成自对准金属硅化物。随着半导体器件尺寸的不断缩小，半导体器件的栅极的尺寸也随之不断缩减，最为显著的变化是栅极的长度的缩减，从而导致栅极电阻(诸如栅极薄层电阻)的增大，造成器件性能的下降。与此同时，在不增加栅极长度的前提下增大栅极的表面积可以有效地降低栅极的薄层电阻。因此，需要提出一种改变半导体器件栅极的表面形状的方法来增大栅极的表面积，进而降低栅极电阻。
技术实现思路
针对现有技术的不足，本专利技术提供，包括:提供半导体衬底，在所述半导体衬底上依次形成栅极介电层、栅极材料层和硬掩膜层；蚀刻所述硬掩膜层，并以经过所述蚀刻的硬掩膜层为掩膜，部分回蚀刻所述栅极材料层；在所述硬掩膜层的两侧形成第一侧壁；以所述第一侧壁为掩膜，蚀刻所述栅极材料层和栅极介电层，在所述半导体衬底上形成栅极结构；在所述栅极结构的两侧形成第二侧壁；去除所述硬掩膜层和所述第一侧壁，在所述栅极结构顶部的两侧形成凹槽；形成自对准金属硅化物。进一步，所述栅极介电层的构成材料包括氧化物。进一步，所述栅极材料层的构成材料包括多晶硅。进一步，所述硬掩膜层的构成材料包括氧化物、氮化物、氮氧化物、无定形碳、硼氮或者以上材料的任意组合。进一步，所述硬掩膜层的蚀刻过程包括以下步骤:在所述硬掩膜层上形成图案化的光刻胶层；采用干法蚀刻工艺去除未被所述光刻胶层遮蔽的硬掩膜层；采用灰化工艺去除所述光刻胶层。进一步，所述部分回蚀刻过程结束之后，所述硬掩膜层的厚度大于100埃。进一步，所述部分回蚀刻过程去除的栅极材料层的厚度为50-500埃。进一步，所述第一侧壁的构成材料包括氧化物、氮化物、氮氧化物、无定形碳、硼氮或者以上材料的任意组合。进一步，所述第二侧壁的构成材料包括氧化物、氮化物、氮氧化物、无定形碳、硼氮或者以上材料的任意组合。进一步，所述第二侧壁的高度大于或小于所述栅极结构的高度。进一步，所述栅极结构由依次层叠的所述栅极介电层和所述栅极材料层构成。进一步，在所述硬掩膜层和所述第一侧壁的去除过程之前或者之后，还包括执行一离子注入的步骤，以在所述第二侧壁两侧的半导体衬底中形成源区和漏区。进一步，采用自对准硅化物阻挡层工艺形成所述自对准金属硅化物。根据本专利技术，通过在所述栅极结构顶部的两侧形成凹槽来增大所述栅极结构的表面积，进而降低栅极电阻。【专利附图】【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A-图1G为本专利技术提出的降低栅极电阻的方法的各步骤的示意性剖面图；图2为本专利技术提出的降低栅极电阻的方法的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的降低栅极电阻的方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。下面，参照图1A-图1G和图2来描述本专利技术提出的降低栅极电阻的方法的详细步骤。参照图1A-图1G，其中示出了本专利技术提出的降低栅极电阻的方法的各步骤的示意性剖面图。首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中形成有隔离结构101，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。接下来，在所述半导体衬底100上依次形成栅极介电层102、栅极材料层103和硬掩膜层104。所述栅极介电层102的构成材料可包括氧化物，如二氧化硅(SiO2);所述栅极材料层103的构成材料可包括多晶硅；所述硬掩膜层104的构成材料可包括氧化物、氮化物、氮氧化物、无定形碳、硼氮(BN)或者以上材料的任意组合。形成所述栅极介电层102、所述栅极材料层103和所述硬掩膜层104的工艺可以采用本领域技术人员所熟习的各种适宜的技术，例如化学气相沉积工艺或物理气相沉积工艺。接着，如图1B所示，蚀刻所述硬掩膜层104，所述蚀刻过程包括以下步骤:在所述硬掩膜层104上形成图案化的光刻胶层；采用干法蚀刻工艺去除未被所述光刻胶层遮蔽的硬掩膜层104 ;采用灰化工艺去除所述光刻胶层。接下来，以经过所述蚀刻的硬掩膜层104为掩膜，部分回蚀刻所述栅极材料层103。所述部分回蚀刻过程去除的栅极材料层103的厚度为50-500埃，所述部分回蚀刻过程结束之后，所述硬掩膜层104的厚度大于100埃。实施所述回蚀刻可以采用本领域技术人员所熟习的各种适宜的技术，例如干法蚀刻工艺。接着，如图1C所示，在所述经过蚀刻的硬掩膜层104的两侧形成第一侧壁105。所述第一侧壁105的构成材料可包括氧化物、氮化物、氮氧化物、无定形碳、硼氮(BN)或者以上材料的任意组合。形成所述第一侧壁105包括以下步骤:在所述半导体衬底100上沉积一材料层，接着，蚀刻所述材料层以形成所述第一侧壁105。接着，如图1D所示，以所述第一侧壁105为掩膜，蚀刻所述栅极材料层103和栅极介电层102，在所述半导体衬底100上形成栅极结构。实施所述蚀刻可以采用本领域技术人员所熟习的各种适宜的技术，例如干法蚀刻工艺。接着，如图1E所示，在所述栅极结构的两侧形成第二侧壁106。所述第二侧壁106的构本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：鲍宇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：