半导体器件及其制造方法技术

本申请公开了一种半导体器件及其制造方法。一示例方法可以包括：在衬底上形成第一掩蔽层，并以第一掩蔽层为掩模形成源区和漏区之一；在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个；去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个；形成栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体；以及在衬底上形成带应力的层间电介质层。

【技术实现步骤摘要】
【专利摘要】本申请公开了一种。一示例方法可以包括：在衬底上形成第一掩蔽层，并以第一掩蔽层为掩模形成源区和漏区之一；在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个；去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个；形成栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体；以及在衬底上形成带应力的层间电介质层。【专利说明】
本公开涉及半导体领域，更具体地，涉及一种。
技术介绍
随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了使用包括高K栅介质和金属栅导体的栅堆叠。为避免栅堆叠的性能退化，包括这种栅堆叠的半导体器件通常利用替代栅工艺来制造。替代栅工艺涉及在栅侧墙之间限定的孔隙中形成高K栅介质和金属栅导体。然而，由于器件尺寸的缩小，要在如此小的孔隙中形成高K栅介质和金属导体越来越困难。
技术实现思路
本公开的目的至少部分地在于提供一种。根据本公开的一个方面，提供了一种制造半导体器件的方法，包括:在衬底上形成第一掩蔽层，并以第一掩蔽层为掩模形成源区和漏区之一；在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个；去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个；形成栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体；以及在衬底上形成带应力的层间电介质层。根据本公开的另一方面，提供了一种制造半导体器件，包括:衬底；在衬底上形成的源区和漏区以及栅堆叠，其中，所述栅堆叠包括:栅介质；和栅导体，所述栅导体以侧墙形式形成于位于栅堆叠一侧的电介质层或者栅侧墙的侧壁上；以及在衬底上形成的带应力层间电介质层。【专利附图】【附图说明】通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:图1-9是示出了根据本公开实施例的制造半导体器件流程的示意图；图10是示出了根据本公开另一实施例的半导体器件的示意图；图11-17是示出了根据本公开另一实施例的制造半导体器件流程的示意图；图18-20是示出了根据本公开另一实施例的制造半导体器件流程的示意图；图21是示出了根据本公开另一实施例的半导体器件的示意图；以及图22-26是示出了根据本公开另一实施例的制造半导体器件的部分流程的示意图。【具体实施方式】以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。在常规工艺中，在利用“伪”栅堆叠以及该伪栅堆叠两侧的侧墙在衬底中制造出源区和漏区之后，保留两侧的侧墙而在侧墙之间限定出孔隙，通过填充孔隙来形成真正的栅堆叠。与此不同，在本公开中，提出了一种“替代侧墙”工艺。在形成源区和漏区之后，保留位于源区和漏区之一一侧存在的材料层，并在该保留的材料层的侧壁上以侧墙的形式形成栅堆叠(特别是，栅导体)。从而可以在较大的空间(具体地，大致为栅区+源区和漏区中另一个的区域)上来形成栅堆叠，相比于仅在侧墙之间的小孔隙中形成栅堆叠的常规工艺，可以使得工艺更加容易进行。根据本专利技术的实施例，可以利用掩蔽层来在衬底上的有源区中形成源区和漏区。具体地，例如可以利用第一掩蔽层来掩蔽有源区，露出有源区的一部分，可以对该部分进行处理以形成源区和漏区之一。另外，可以利用第二掩蔽层来掩蔽有源区，露出有源区的另一部分，可以对该另一部分进行处理以形成源区和漏区中另一个。第一和第二掩蔽层可以按各种方式来形成，只要它们能够掩蔽有源区并露出有源区的相应部分，从而在源/漏形成工艺中充当掩模。另外，第二掩蔽层可以包括第一掩蔽层的一部分。在如上所述形成源区和漏区之后，可以对第二掩蔽层进行构图，以去除第二掩蔽层的一部分，从而进一步露出有源区的又一部分。可以在露出的该又一部分上来形成栅堆叠。例如，栅堆叠可以通过侧墙工艺来形成。为了便于第二掩蔽层的构图，第二掩蔽层优选地包括由不同材料构成的若干部分，这些部分中的至少一些相对于彼此可以具有刻蚀选择性，从而可以选择性去除其中的一些部分。本公开可以各种形式呈现，以下将描述其中一些示例。首先，参照图1-9，描述根据本公开一实施例的制造半导体器件的流程。如图1所示，提供衬底100。该衬底100可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在衬底100上，可以形成有浅沟槽隔离(STI)102，用以隔离单独器件的有源区。STI 102例如可以包括氧化物(例如，氧化硅)。这里需要指出的是，在以下描述的示例中，为方便说明，仅描述了形成单个器件的情况。但是本公开不局限于此，而是可以应用于形成两个或更多器件的情况。接下来，如图2所示，可选地在衬底100的表面上例如通过沉积形成一薄氧化物层(例如，氧化硅)104。该氧化物层104例如具有5-10nm的厚度，可以在随后用来形成界面层(IL)。在衬底100上(在形成氧化物层104的情况下，在氧化物层104的表面上)例如通过沉积形成厚度约为100-200nm的第一子掩蔽层106。例如，第一子掩蔽层106可以包括氮化物(例如，氮化硅)，且可以通过例如反应离子刻蚀(RIE)被构图为覆盖有源区的一部分(该部分大致对应于随后形成的源区或漏区)。在形成氧化物层104的情况下，如图3所示，可以相对于第一子掩蔽层106(例如，氮化物)和衬底100 (例如，体Si)，选择性刻蚀氧化物层104，以形成例如厚度约为0.5-lnm的IL 108。这里，为了图示方便，并没有示出IL 108的厚度与氧化物层104的厚度之间的差异。另外，如图3所不,在第一子掩蔽层106的侧壁上形成第一侧墙112。例如,该第一侧墙112被形成为具有约15nm-60nm的宽度，以覆盖有源区的一部分(该部分大致对应于随后形成的栅区)。第一侧墙112例如可以包括多晶硅或非晶硅。存在多种手段来形成侧墙，在此不对侧墙的形成进行详细描述。这样，第一子掩蔽层106和第一侧墙112 (构成上述的“第一掩蔽层”)露出了有源区的一部分。此时，可以进行源/漏形成工艺，来在该露出的有源区部分中形成源区和漏区之一。例如，这可以如下进行。具体地,如图3 (其中的竖直箭头)所示,可以进行延伸区(extension)注入，以形成延伸区116。例如，对于P型器件，可以通过注入P型杂质如In、BF2或B ;对于η型器件，可以通过注入η型杂本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：