三维架构非依电性存储器的控制器装置与操作方法制造方法及图纸

本申请公开三维架构非依电性存储器的控制器装置与操作方法。所述控制器装置包括错误检查和纠正电路以及控制器。控制器耦接至三维架构非依电性存储器与错误检查和纠正电路。控制器可以依照物理地址存取三维架构非依电性存储器的目标字线。控制器将三维架构非依电性存储器的多个字线分群为多个字线群，其中不同字线群具有不同的码字结构。控制器依据目标字线所属字线群的码字结构来控制错误检查和纠正电路，而错误检查和纠正电路依据控制器的控制而产生码字用以存放于目标字线，或依据控制器的控制而检查来自目标字线的码字。

【技术实现步骤摘要】
三维架构非依电性存储器的控制器装置与操作方法
本专利技术涉及一种非依电性存储器，且特别涉及一种三维架构非依电性存储器的控制器装置与操作方法。
技术介绍
与非式(NAND)快闪存储器(FLASHmemory)技术已进展至三维架构(3-dimensionalarchitecture)。图1绘示了三维架构快闪存储器100的立体示意图。如图1所示，位线(bitline)110、上选择器(upperselector)120、字线(wordline)130与下选择器(lowerselector)140堆迭于基板(substrate)150上。在三维架构快闪存储器100中，多个字线130堆迭于上选择器120与下选择器140之间，其中字线130的层数是依照设计需求决定的。多个沟道(channel，又称之为“通道”)160贯穿于上选择器120、字线130与下选择器140，如图1所示。图2绘示了图1所示三维架构快闪存储器100的俯视示意图。图3绘示了图1与图2所示沟道160的等效电路示意图。图3所示三维架构快闪存储器100具有5层字线130，分别标示为130_1、130_2、130_3、130_4与130_5。图3所示沟道160具有上开关161与下开关163。上开关161的第一端耦接至对应的位线110。上开关161的控制端受控于上选择器120的控制信号DSG。下开关163的第一端耦接至基板150的源线(sourceline)170。下开关163的控制端受控于下选择器140的控制信号SSG。图3所示沟道160还具有5个浮栅晶体管162_1、162_2、162_3、162_4与162_5，其栅极分别受控于字线130_1、130_2、130_3、130_4与130_5。浮栅晶体管162_1、162_2、162_3、162_4与162_5串接于上开关161的第二端与下开关163的第二端之间，如图3所示。三维架构快闪存储器解决了已知二维架构的快闪存储器的一些问题，却也产生了另一些问题。一些共同的问题包括数据保持特性(dataretention)、读取干扰(readdisturb)或编程干扰(programdisturb)等，其将导致记忆胞(cell)电压分布的变化，进而导致可靠性降低。二维架构的快闪存储器与三维架构的快闪存储器具有不同的特性，这对NAND快闪存储器的耐用性有不同的影响。主要的区别是三维架构的NAND快闪存储器具有较大的“字线对字线的变异”(wordline-to-wordlinevariation)。不同层的字线之间的错误位的分布是不均匀的。图4是说明图1至图3所示三维架构快闪存储器100的数据电压的分布示意图。在此假设浮栅晶体管162_1、162_2、162_3、162_4与162_5的结构为多层记忆胞(Multi-LevelCell，MLC)。图4所示横轴表示电压，纵轴表示分布量。多层记忆胞快闪存储器的读取电压(或称阈值电压)包含上页读取电压VtU1、上页读取电压VtU2与下页读取电压VtL。以字线130_1为例(其余字线130_2、130_3、130_4与130_5可以参照字线130_1的说明而类推)，图4绘示了四条常态分布(normaldistribution)曲线401、402、403与404。常态分布曲线401表示，在与字线130_1相连接的记忆胞(浮栅晶体管)中，具有上页数据为“1”且下页数据为“1”的记忆胞的数据电压分布。常态分布曲线402表示，在与字线130_1相连接的记忆胞(浮栅晶体管)中，具有上页数据为“0”且下页数据为“1”的记忆胞的数据电压分布。常态分布曲线403表示，在与字线130_1相连接的记忆胞(浮栅晶体管)中，具有上页数据为“0”且下页数据为“0”的记忆胞的数据电压分布。常态分布曲线404表示，在与字线130_1相连接的记忆胞(浮栅晶体管)中，具有上页数据为“1”且下页数据为“0”的记忆胞的数据电压分布。请参照图4，当某一记忆胞的数据电压小于读取电压VtL时，此记忆胞的下页数据可以被判定为“1”。当此记忆胞的数据电压大于读取电压VtL时，此记忆胞的下页数据可以被判定为“0”。当此记忆胞的数据电压小于读取电压VtU1与VtU2时，或是当此记忆胞的数据电压大于读取电压VtU1与VtU2时，此记忆胞的上页数据可以被判定为“1”。当此记忆胞的数据电压在读取电压VtU1与VtU2之间时，此记忆胞的上页数据可以被判定为“0”。因此，依照这些读取电压VtU1、VtU2与VtL，记忆胞的数据电压可以被转换为对应数据。由于数据保持特性、读取干扰或编程干扰等因素，记忆胞电压分布的变化，进而导致可靠性降低。对于不同层的字线，其电压分布的变化亦有不同。记忆胞所输出的数据电压若偏移至较低(或较高)的电压，亦即造成常态分布曲线的偏移。例如，图4所示字线130_2的常态分布曲线往右偏移的程度大于字线130_1的常态分布曲线往右偏移的程度，字线130_3的常态分布曲线往右偏移的程度大于字线130_2的常态分布曲线往右偏移的程度。数据电压的偏移可能在经读取/转换后的对应数据中造成更多的错误位。已知NAND快闪存储器控制器采用的错误检查和纠正(ErrorCheckingandCorrecting，以下称ECC)方案，如BCH(Bose-Chaudhuri-Hocquengh)码算法或是低密度同位检查(LowDensityParityCheck，LDPC)码算法。已知控制器是使用具有固定的校验位(parity-bit)长度来纠正带有错误位的数据。对于二维架构的快闪存储器而言因为其电压分布均匀，已知的ECC方案运作良好。然而，已知的ECC方案不能有效地运行于三维架构的NAND快闪存储器，因为在不同字线之间错误位不是均匀地分布。如果在三维架构的NAND快闪存储器中使用相同的ECC方案(相同的校验位长度)来对待每一个字线，那么对于数据电压的偏移幅度较小的字线而言，所配置的校验位长度将形成过度配置，从而降低了存储设备的效能。
技术实现思路
本专利技术提供一种三维架构非依电性存储器的控制器装置与操作方法，其可以改善校验位长度过度配置的情形。本专利技术的实施例提供一种三维架构非依电性存储器的控制器装置。所述控制器装置包括错误检查和纠正电路以及控制器。控制器耦接至三维架构非依电性存储器与错误检查和纠正电路。控制器可以依照物理地址存取三维架构非依电性存储器的目标字线。控制器将三维架构非依电性存储器的多个字线分群为多个字线群，其中不同字线群具有不同的码字结构。控制器依据目标字线所属字线群的码字结构来控制错误检查和纠正电路，而错误检查和纠正电路依据控制器的控制而产生码字用以存放于目标字线，或依据控制器的控制而检查来自目标字线的码字。本专利技术的实施例提供一种三维架构非依电性存储器的操作方法。此操作方法包括：由控制器将三维架构非依电性存储器的多个字线分群为多个字线群，其中不同字线群具有不同的码字结构；由控制器依照物理地址存取三维架构非依电性存储器的目标字线，其中该控制器依据目标字线所属字线群的码字结构来控制错误检查和纠正电路，该错误检查和纠正电路依据控制器的控制而产生码字用以存放于该目标字线，或依据控制器的控制而检查来自目标字线的码字。基于上述，本文档来自技高网...

【技术保护点】
一种三维架构非依电性存储器的控制器装置，包括：错误检查和纠正电路；以及控制器，耦接至该三维架构非依电性存储器与该错误检查和纠正电路，用以依照物理地址存取该三维架构非依电性存储器的目标字线，其中该控制器将该三维架构非依电性存储器的多个字线分群为多个字线群，不同字线群具有不同的码字结构，该控制器依据该目标字线所属字线群的码字结构来控制该错误检查和纠正电路，该错误检查和纠正电路依据该控制器的控制而产生码字用以存放于该目标字线，或依据该控制器的控制而检查来自该目标字线的码字。

【技术特征摘要】
2016.08.18 TW 105126339;2016.01.21 US 62/281,700;21.一种三维架构非依电性存储器的控制器装置，包括：错误检查和纠正电路；以及控制器，耦接至该三维架构非依电性存储器与该错误检查和纠正电路，用以依照物理地址存取该三维架构非依电性存储器的目标字线，其中该控制器将该三维架构非依电性存储器的多个字线分群为多个字线群，不同字线群具有不同的码字结构，该控制器依据该目标字线所属字线群的码字结构来控制该错误检查和纠正电路，该错误检查和纠正电路依据该控制器的控制而产生码字用以存放于该目标字线，或依据该控制器的控制而检查来自该目标字线的码字。2.如权利要求1所述的控制器装置，还包括：查找表，耦接至该控制器，用以记录该三维架构非依电性存储器的这些字线、这些字线群与这些码字结构的对应关系。3.如权利要求2所述的控制器装置，其中该控制器是依照该查找表来将这些字线分群为这些字线群，其中不同字线群的码字结构具有不同的校验位长度。4.如权利要求1所述的控制器装置，其中在这些字线群的一个中，这些字线为彼此相邻。5.如权利要求1所述的控制器装置，其中该控制器是依照这些字线在该三维架构非依电性存储器中的层数来将这些字线静态分群为这些字线群，在该三维架构非依电性存储器中较低层的字线群的校验位长度大于在该三维架构非依电性存储器中较高层的字线群的校验位长度。6.如权利要求1所述的控制器装置，其中该控制器是依照这些字线在该三维架构非依电性存储器中的层数来将这些字线静态分群为这些字线群，在该三维架构非依电性存储器中较低层的字线群的校验位长度小于在该三维架构非依电性存储器中较高层的字线群的校验位长度。7.如权利要求1所述的控制器装置，其中该控制器是依照这些字线距离供电源的远近来将这些字线静态分群为这些字线群，该控制器对这些字线群中靠近该供电源的字线群配置具有较小校验位长度的码字结构，以及该控制器对这些字线群中远离该供电源的字线群配置具有较大校验位长度的码字结构。8.如权利要求1所述的控制器装置，其中该控制器是依照这些字线的错误位计数量来将这些字线动态分群为这些字线群，具有较多错误位计数量的字线群的校验位长度大于具有较少错误位计数量的字线群的校验位长度。9.如权利要求8所述的控制器装置，其中该控制器在背景运作中进行所述这些字线的动态分群并更新该查找表。10.如权利要求8所述的控制器装置，其中在这些字线群的一个中，这些字线为彼此分离。11.如权利要求1所述的控制器装置，其中不同字线群的码字结构具有相同的码字长度，且不同字线群的码字结构具有不同的校验位长度。12.如权利要求1所述的控制器装置，其中不同字线群的码字结构具有相同的数据位长度，且不同字线群的码字结构具有不同的校验位长度。13.如权利要求1所述的控制器装置，其中不同字线群的码字结构具有不同的码字长度，不同字线群的码字结构具有不同的数据位长度，且不同字线群的码字结构具有不同的校验位长度。14.如权利要求1所述的控制器装置，其中不同字线群的码字结构具有不同的码字长度，不同字线群的码字结构具有不同的数据位长度，且不同字线群的码字结构具有相同的校验位长度。1...

【专利技术属性】
技术研发人员：戴颖煜，赖瑾，朱江力，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾,71