高电压晶体管结构及其方法技术

本发明专利技术提供了一种高电压晶体管结构及其方法。其中，一种高电压晶体管结构包括形成在衬底的第一阱中的第一双扩散区和第二双扩散区，其中第一双扩散区和第二双扩散区具有与衬底相同的导电性，形成在第一双扩散区中的第一漏极/源极区，形成在第一阱上方的第一栅电极，和形成在第二双扩散区中的第二漏极/源极区。高电压晶体管结构进一步包括形成在第一栅电极的第一侧上的第一间隔件，其中第一间隔件位于第一漏极/源极区和第一栅电极之间，形成在第一栅电极的第二侧上的第二间隔件，以及形成在第二漏极/源极区和第二间隔件之间的第一氧化物保护层。

High voltage transistor structure and method thereof

The present invention provides a high voltage transistor structure and method thereof. Among them, a high voltage transistor structure includes a first region and a second region double diffused double diffusion in the first well of the substrate, wherein the first diffusion region and second double diffusion region is conductive with the same substrate, is formed on the first region of the first double diffused drain / source region is formed on the first the first well above the gate electrode, and formed in the second region of the second double diffused drain / source region. High voltage transistor structure further includes forming a first spacer on the first side of the first gate electrode on the first spacer which is located on the first drain / source region and the first gate electrode, forming second spacers in the second side of the first gate electrode and the drain on the formation of / between the source region and the second spacer the first protective oxide layer in second.

【技术实现步骤摘要】
高电压晶体管结构及其方法
本专利技术涉及半导体领域，更具体地，本专利技术涉及一种高电压晶体管结构及其方法。
技术介绍
由于各种电子部件（例如，晶体管、二极管、电阻器、电容器等）的集成密度的改进，半导体工业经历了快速增长。大多数情况下，集成密度上的这种改进是由于半导体工艺节点的缩小（例如将工艺节点缩小至20nm以下）。随着半导体器件按比例缩小，需要新的技术来维持从一代到下一代的电子部件的性能。随着半导体技术的发展，金属氧化物半导体（MOS）晶体管广泛地应用在如今的集成电路中。MOS晶体管是电压控制型器件。当施加控制电压到MOS晶体管的栅极并且控制电压大于MOS晶体管的阈值时，在MOS晶体管的漏极和源极之间建立导电沟道。因此，电流流经MOS晶体管的漏极和源极之间。另一方面，当控制电压小于MOS晶体管的阈值时，相应地关闭MOS晶体管。MOS晶体管可以包括两种主要类别。一种是n沟道MOS晶体管，另一种是p沟道MOS晶体管。根据结构差异，MOS晶体管可以被进一步分成三个子类，平面MOS晶体管、横向双扩散MOS晶体管和垂直双扩散MOS晶体管。随着半导体技术的进一步改进，出现了新的功率MOS器件以进一步改善关键性能特性，诸如额定电压、功率处理能力和可靠性。新的功率MOS器件可以包括横向扩散MOS（LDMOS）晶体管、双扩散MOS（DMOS）晶体管、延伸的漏极MOS（EDMOS）晶体管、双扩散漏极MOS（DDDMOS）晶体管等。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种半导体器件，包括：衬底，具有第一导电性；第一阱，形成在所述衬底中，所述第一阱具有第二导电性；第一双扩散区，形成在所述第一阱中，所述第一双扩散区具有所述第一导电性；第二双扩散区，形成在所述第一阱中，所述第二双扩散区具有所述第一导电性；第一漏极/源极区，形成在所述第一双扩散区中，所述第一漏极/源极区具有所述第一导电性；第一栅电极，形成在所述第一阱上方；第一间隔件，形成在所述第一栅电极的第一侧上，所述第一间隔件位于所述第一漏极/源极区和所述第一栅电极之间；第二间隔件，形成在所述第一栅电极的第二侧上；第二漏极/源极区，形成在所述第二双扩散区中；以及第一保护介电层，形成在所述第二漏极/源极区和所述第二间隔件之间。在所述半导体器件中，所述第一漏极/源极区是源极；并且所述第二漏极/源极区是漏极。在所述半导体器件中，所述第一保护介电层是氧化物层。在所述半导体器件中，所述第一双扩散区和所述第二双扩散区的离子注入深度在约0.2μm至约4μm的范围。在所述半导体器件中，所述第一双扩散区和所述第二双扩散区的掺杂浓度在约1×1015/cm3至约1×1018/cm3的范围。在所述半导体器件中，所述第一阱的掺杂浓度在约1×1015/cm3至约1×1018/cm3的范围内，并且所述第一阱的离子注入深度在约2μm至约5μm的范围内。在所述半导体器件中，所述第一漏极/源极区和所述第二漏极/源极区的掺杂浓度在约1×1018/cm3至约1×1021/cm3的范围内，并且所述第一漏极/源极区和所述第二漏极/源极区的离子注入深度在约0.02μm至约0.2μm的范围内。在所述半导体器件中，进一步包括：第三双扩散区，形成在所述第一阱中，所述第三双扩散区具有第一导电性；第三漏极/源极区，形成在所述第三双扩散区中，所述第三漏极/源极区具有所述第一导电性；第二栅电极，形成在所述第一阱上方；第三间隔件，形成在所述第二栅电极的第一侧上；第二保护介电层，形成在所述第二漏极/源极区和所述第三间隔件之间；以及第四间隔件，形成在所述第二栅电极的第二侧上，所述第四间隔件位于所述第三漏极/源极区和所述第二栅电极之间。在所述半导体器件中，所述第三漏极/源极区是源极。根据本专利技术的另一方面，提供了一种器件，包括：第一晶体管，包括：第一源极，形成在第一双扩散区中，所述第一双扩散区在衬底上方形成在第一阱中；共用漏极，形成在第二双扩散区中，所述第二双扩散区形成在所述第一阱中；和第一栅极结构，包括形成在所述第一源极和所述共用漏极之间的第一栅电极、形成在所述第一源极和所述第一栅电极之间的第一间隔件和位于所述第一间隔件的相对侧上的第二间隔件，其中在所述第二间隔件和所述共用漏极之间形成第一氧化物层；以及第二晶体管，包括：第二源极，形成在第三双扩散区中，所述第三双扩散区形成在所述第一阱中；所述共用漏极；和第二栅极结构，包括形成在所述第二源极和所述共用漏极之间的第二栅电极、形成在所述第二源极和所述第二栅电极之间的第三间隔件和位于所述第三间隔件的相对侧上的第四间隔件，其中在所述第四间隔件和所述共用漏极之间形成第二氧化物层。在所述器件中，所述第一阱是高电压n型阱。在所述器件中，所述衬底是p型衬底。在所述器件中，所述第一双扩散区、所述第二双扩散区和所述第三双扩散区是p型区。在所述器件中，进一步包括：第一阱接触区，形成在所述第一阱中，所述第一阱接触区和所述第一源极被第一隔离区隔开；以及第二阱接触区，形成在所述第一阱中，所述第二阱接触区和所述第二源极被第二隔离区隔开。在所述器件中，所述第一双扩散区、所述第二双扩散区和所述第三双扩散区具有相同的离子注入深度。根据本专利技术的又一方面，提供了一种方法，包括：提供具有第一导电类型的衬底；将离子注入到所述衬底中，以形成具有第二导电类型的第一阱区；将离子注入到所述第一阱区中，以形成具有所述第一导电类型的第一双扩散区和具有所述第一导电类型的第二双扩散区；在所述第一阱区上方形成第一栅极，其中所述第一栅极位于所述第一双扩散区和所述第二双扩散区之间；在所述第一栅极的第一侧上形成第一间隔件并且在所述第一栅极的第二侧上形成第二间隔件；形成具有所述第一导电类型的第一漏极/源极区，其中所述第一间隔件位于所述第一漏极/源极区和所述第一栅极之间，并且形成具有所述第一导电类型的第二漏极/源极区；以及在所述第二间隔件和所述第二漏极/源极区之间沉积第一氧化物层。在所述方法中，进一步包括：以约0.2μm至约4μm的范围内的注入深度来注入离子，以形成所述第一双扩散区和所述第二双扩散区。在所述方法中，进一步包括：将离子注入到所述第一阱区中，以形成具有所述第一导电类型的第三双扩散区，其中所述第二双扩散区位于所述第一双扩散区和所述第三双扩散区之间。在所述方法中，进一步包括：在所述第一阱区上方形成第二栅极，其中所述第二栅极位于所述第三双扩散区和所述第二双扩散区之间；在所述第二栅极的第一侧上形成第三间隔件；在所述第二栅极的第二侧上形成第四间隔件；形成具有所述第一导电类型的第三漏极/源极区，其中所述第四间隔件位于所述第三漏极/源极区和所述第二栅极之间；以及在所述第三间隔件和所述第二漏极/源极区之间沉积第二氧化物层。在所述方法中，进一步包括：在所述第一阱上方沉积第一栅极介电层；以及在所述第一栅极介电层上方沉积第一栅电极层，其中所述第一栅极介电层和所述第一栅电极层形成所述第一栅极。附图说明为了更充分地理解本专利技术和优点，现将结合附图所作的以下描述作为参考，其中：图1示出根据本专利技术的各种实施例非对称p型DMOS晶体管的简化了的截面图；图2-15示出根据本专利技术的各种实施例制造图1示出的非对称p型DMOS晶体管的中间本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，具有第一导电性；第一阱，形成在所述衬底中，所述第一阱具有第二导电性；第一双扩散区，形成在所述第一阱中，所述第一双扩散区具有所述第一导电性；第二双扩散区，形成在所述第一阱中，所述第二双扩散区具有所述第一导电性，其中，所述第二双扩散区的底面与所述第一双扩散区的底面齐平；第一漏极/源极区，形成在所述第一双扩散区中，所述第一漏极/源极区具有所述第一导电性，其中，所述第一漏极/源极区的侧壁和底部被所述第一双扩散区围绕；第一栅电极，形成在所述第一阱上方；第一间隔件，形成在所述第一栅电极的第一侧上，所述第一间隔件位于所述第一漏极/源极区和所述第一栅电极之间；第二间隔件，形成在所述第一栅电极的第二侧上；第二漏极/源极区，形成在所述第二双扩散区中；以及第一保护介电层，形成在所述第二漏极/源极区和所述第二间隔件之间。

【技术特征摘要】
2013.02.20 US 13/772,1151.一种半导体器件，包括：衬底，具有第一导电性；第一阱，形成在所述衬底中，所述第一阱具有第二导电性；第一双扩散区，形成在所述第一阱中，所述第一双扩散区具有所述第一导电性；第二双扩散区，形成在所述第一阱中，所述第二双扩散区具有所述第一导电性，其中，所述第二双扩散区的底面与所述第一双扩散区的底面齐平；第一漏极/源极区，形成在所述第一双扩散区中，所述第一漏极/源极区具有所述第一导电性，其中，所述第一漏极/源极区的侧壁和底部被所述第一双扩散区围绕；第一栅电极，形成在所述第一阱上方；第一间隔件，形成在所述第一栅电极的第一侧上，所述第一间隔件位于所述第一漏极/源极区和所述第一栅电极之间；第二间隔件，形成在所述第一栅电极的第二侧上；第二漏极/源极区，形成在所述第二双扩散区中；以及第一保护介电层，形成在所述第二漏极/源极区和所述第二间隔件之间。2.根据权利要求1所述的半导体器件，其中，所述第一漏极/源极区是源极；并且所述第二漏极/源极区是漏极。3.根据权利要求1所述的半导体器件，其中：所述第一保护介电层是氧化物层。4.根据权利要求1所述的半导体器件，其中：所述第一双扩散区和所述第二双扩散区的离子注入深度在0.2μm至4μm的范围。5.根据权利要求1所述的半导体器件，其中：所述第一双扩散区和所述第二双扩散区的掺杂浓度在1×1015/cm3至1×1018/cm3的范围。6.根据权利要求1所述的半导体器件，其中：所述第一阱的掺杂浓度在1×1015/cm3至1×1018/cm3的范围内，并且所述第一阱的离子注入深度在2μm至5μm的范围内。7.根据权利要求1所述的半导体器件，其中：所述第一漏极/源极区和所述第二漏极/源极区的掺杂浓度在1×1018/cm3至1×1021/cm3的范围内，并且所述第一漏极/源极区和所述第二漏极/源极区的离子注入深度在0.02μm至0.2μm的范围内。8.根据权利要求1所述的半导体器件，进一步包括：第三双扩散区，形成在所述第一阱中，所述第三双扩散区具有第一导电性；第三漏极/源极区，形成在所述第三双扩散区中，所述第三漏极/源极区具有所述第一导电性；第二栅电极，形成在所述第一阱上方；第三间隔件，形成在所述第二栅电极的第一侧上；第二保护介电层，形成在所述第二漏极/源极区和所述第三间隔件之间；以及第四间隔件，形成在所述第二栅电极的第二侧上，所述第四间隔件位于所述第三漏极/源极区和所述第二栅电极之间。9.根据权利要求8所述的半导体器件，其中：所述第三漏极/源极区是源极。10.一种半导体器件，包括：第一晶体管，包括：第一源极，形成在第一双扩散区中，所述第一双扩散区在衬底上方形成在第一阱中，其中，所述第一源极的侧壁和底部被所述第一双扩散区围绕；共用漏极，形成在第二双扩散区中，所述第二双扩散区形成在所述第一阱中，其中，所述第二双扩散区的底面与所述第一双扩散区的底面齐平；和第一栅极结构，包括形成在所述第一源极和所述共用漏极之间的第一栅电极、形成在所述第一源极和所述第一栅电极之间的第一间...

【专利技术属性】
技术研发人员：陈柏羽，黄婉华，陈晶盈，吴国铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71