集成电路制造方法技术

一种集成电路制造方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在半导体衬底上形成氧化层；在第二区域上覆盖光刻胶；以光刻胶为掩膜去除第一区域的氧化层；去除第二区域的光刻胶；分别在第一区域形成第一集成电路、在第二区域的氧化层上形成电阻和电容。还提供了另外两种集成电路制造方法。本发明专利技术工艺简单，成本低，且更方便将第二区域的电阻和电容与第一区域集成电路相集成，同时不改变第一区域集成电路原有的特性。

【技术实现步骤摘要】

本专利技术涉及集成电路的制造领域，特别是涉及一种集成电路制造方法。
技术介绍
高压直流电电压范围是110伏～400伏之间，而一次侧电源管理芯片的电源电压一般不超过40伏。因此，高压直流电电压无法直接对一次侧电源管理芯片进行供电，需要额外的高压元器件(如高压电阻或电容)对高压直流电电压进行降压处理。现有的降压方法有三种：第一种是在芯片外围的电路版上配置400伏以上的分立高压电阻或者分立电容元件；第二种是采用多芯片封装技术，将400伏以上的分立高压电阻或者分立电容元件与中低压集成电路封装在一个芯片里面；第三种是采用400伏以上的复杂高压集成电路制造工艺。上述方法都无法直接在通用的中低压集成电路中集成高压元器件来实现降压处理，存在工艺复杂，成本高的缺点。
技术实现思路
基于此，有必要提供一种工艺简单、成本低的集成电路制造方法。一种集成电路制造方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在半导体衬底上形成氧化层；在第二区域上覆盖光刻胶；以光刻胶为掩膜去除第一区域的氧化层；去除第二区域的光刻胶；分别在第一区域形成第一集成电路、在第二区域的氧化层上形成电阻和电容。在其中一个实施例中，所述氧化层的厚度大于0.8微米。在其中一个实施例中，分别在第一区域形成第一集成电路、在第二区域的氧化层上形成电阻和电容的具体步骤包括：在第一区域形成第一集成电路；<br>生成多晶层并对多晶层进行掺杂；将掺杂后的多晶层进行光刻及腐蚀形成第二区域的电阻；将所述多晶层作为一个极板，将所述半导体衬底作为另一个极板，形成第二区域的电容。一种集成电路制造方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在半导体衬底上依次形成第一氧化层和氮化硅层；在第二区域上覆盖光刻胶；以光刻胶为掩膜去除第一区域的氮化硅层；去除第二区域的光刻胶；在第一区域形成第二氧化层；去除第二区域的氮化硅层；分别在第二区域形成第一集成电路、在第一区域的第二氧化层上形成电阻和电容。在其中一个实施例中，所述第一氧化层的厚度小于0.1微米，所述第二氧化层的厚度大于0.8微米。在其中一个实施例中，分别在第二区域形成第一集成电路、在第一区域的第二氧化层上形成电阻和电容的步骤具体包括：在第二区域形成第一集成电路；生成多晶层并对多晶层进行掺杂；将掺杂后的多晶层进行光刻及腐蚀形成第一区域的电阻；将所述多晶层作为一个极板，将所述半导体衬底作为另一个极板，形成第一区域的电容。一种集成电路制造方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在半导体衬底上形成绝缘介质层；在第二区域上覆盖光刻胶；以光刻胶为掩膜去除第一区域的绝缘介质层；以光刻胶为掩模在第一区域形成沟槽；去除第二区域的光刻胶；在所述沟槽里填充绝缘介质层并去除所述半导体衬底以上的绝缘介质层；分别在第二区域形成第一集成电路、在第一区域的绝缘介质层上形成电阻和电容。在其中一个实施例中，所述绝缘介质层的厚度大于0.8微米。在其中一个实施例中，分别在第二区域形成第一集成电路、在第一区域的绝缘介质层上形成电阻和电容的步骤具体包括：在第二区域形成第一集成电路；生成多晶层并对多晶层进行掺杂；将掺杂后的多晶层进行光刻及腐蚀形成第一区域的电阻；将所述多晶层作为一个极板，将所述半导体衬底作为另一个极板，形成第一区域的电容。在其中一个实施例中，所述绝缘介质层为二氧化硅、氮化硅、氮氧化硅、二氧化硅和氮化硅的混合物、氮氧化硅和氮化硅的混合物或者二氧化硅和氮氧化硅的混合物。上述集成电路制造方法通过在第二区域上覆盖光刻胶作为掩膜，能很好地将第一区域和第二区域进行划分并分开处理，从而实现在通用半导体衬底上形成第一集成电路的同时还能集成400伏以上的电阻和电容，工艺简单，成本低。附图说明图1为一实施例中第一种集成电路制造方法流程图；图2为图1所示实施例中在半导体衬底上形成氧化层的效果示意图；图3为图1所示实施例中在第二区域上覆盖光刻胶的效果示意图；图4为图1所示实施例中以光刻胶为掩膜去除第一区域的氧化层的效果示意图；图5为图1所示实施例中去除第二区域的光刻胶的效果示意图；图6为图1所示实施例中分别在第一区域形成第一集成电路、在第二区域的氧化层上形成电阻和电容的效果示意图；图7为图1所示实施例中第二区域完成互联工艺的效果示意图；图8为一实施例中第二种集成电路制造方法流程图；图9为图8所示实施例中在半导体衬底上形成第一氧化层和氮化硅层的效果示意图；图10为图8所示实施例中在第二区域上覆盖光刻胶的效果示意图；图11为图8所示实施例中以光刻胶为掩膜去除第一区域的氮化硅层的效果示意图；图12为图8所示实施例中去除第二区域的光刻胶的效果示意图；图13为图8所示实施例中在第一区域进行离子注入对半导体衬底进行掺杂的效果示意图；图14为图8所示实施例中以氮化硅层为掩膜形成第二氧化层的效果示意图；图15为图8所示实施例中去除第二区域的氮化硅层的效果示意图；图16为图8所示实施例中分别在第二区域形成第一集成电路、在第一区域的第二氧化层上形成电阻和电容的效果示意图；图17为图8所示实施例中第一区域完成互联工艺的效果示意图；图18为一实施例中第三种集成电路制造方法流程图；图19为图18所示实施例中形成绝缘介质层的效果示意图；图20为图18所示实施例中在第二区域上覆盖光刻胶的效果示意图；图21为图18所示实施例中以光刻胶为掩膜去除第一区域的绝缘介质层的效果示意图；图22为图18所示实施例中在第一区域进行离子注入对半导体衬底进行掺杂并以光刻胶为掩膜形成沟槽的效果示意图；图23为图18所示实施例中去除第二区域的光刻胶的效果示意图；图24为图18所示实施例中在所述沟槽里填充绝缘介质层的效果示意图；图25为图18所示实施例中去除所述半导体衬底以上的绝缘介质层的效果示意图；图26为图18所示实施例中分别在第二区域形成第一集成电路、在第一区域的绝缘介质层上形成电阻和电容的效果示意图；图27为图18所示实施例中第一区域完成互联工艺的效果示意图。具体实施方式本专利技术提供了三种不同的集成电路制造方法，下面结合了具体附图及相应的实施例加以说明。请参照本文档来自技高网...

【技术保护点】
一种集成电路制造方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在半导体衬底上形成氧化层；在第二区域上覆盖光刻胶；以光刻胶为掩膜去除第一区域的氧化层；去除第二区域的光刻胶；分别在第一区域形成第一集成电路、在第二区域的氧化层上形成电阻和电容。

【技术特征摘要】
1.一种集成电路制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在半导体衬底上形成氧化层；
在第二区域上覆盖光刻胶；
以光刻胶为掩膜去除第一区域的氧化层；
去除第二区域的光刻胶；
分别在第一区域形成第一集成电路、在第二区域的氧化层上形成电阻和电
容。
2.根据权利要求1所述的集成电路制造方法，其特征在于，所述氧化层的
厚度大于0.8微米。
3.根据权利要求2所述的集成电路制造方法，其特征在于，分别在第一区
域形成第一集成电路、在第二区域的氧化层上形成电阻和电容的具体步骤包括：
在第一区域形成第一集成电路；
生成多晶层并对多晶层进行掺杂；
将掺杂后的多晶层进行光刻及腐蚀形成第二区域的电阻；
将所述多晶层作为一个极板，将所述半导体衬底作为另一个极板，形成第
二区域的电容。
4.一种集成电路制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在半导体衬底上依次形成第一氧化层和氮化硅层；
在第二区域上覆盖光刻胶；
以光刻胶为掩膜去除第一区域的氮化硅层；
去除第二区域的光刻胶；
在第一区域形成第二氧化层；
去除第二区域的氮化硅层；
分别在第二区域形成第一集成电路、在第一区域的第二氧化层上形成电阻
和电容。
5.根据权利要求4所述的集成电路制造方法，其特征在于，所述第一氧化
层的厚度小于0.1微米，所述第二氧化层的厚度大于0.8微米。
6.根据权利要求4所述的集成电路制造方法，其特征在于，分别在第二区
域形成第一...

【专利技术属性】
技术研发人员：张森，
申请(专利权)人：无锡华润上华半导体有限公司，
类型：发明
国别省市：江苏;32