非易失性半导体存储器件制造技术

一种非易失性半导体存储器件，包括：半导体区；在所述半导体区上的第一绝缘膜；在所述第一绝缘膜上的电荷存储层；在所述电荷存储层上的第二绝缘膜；以及在所述第二绝缘膜上的控制栅电极，其中，所述第二绝缘膜包含：与所述电荷存储层接触的底层（A）、与所述控制栅极接触的顶层（C）、以及在所述底层（A）与所述顶层（C）之间的中间层（B），所述中间层（B）包含(SiO2)x(Si3N4)1-x，其中，0.75≤x≤1，所述底层（A）包含氧化铝、氮氧化铝、硅酸铝、氮化硅酸铝、氧化铪以及铝铪氧化物中之一，所述顶层（C）包含氧化铝、氮氧化铝、硅酸铝、氮化硅酸铝以及氮化硅中之一。

【技术实现步骤摘要】
【专利摘要】一种非易失性半导体存储器件，包括：半导体区；在所述半导体区上的第一绝缘膜；在所述第一绝缘膜上的电荷存储层；在所述电荷存储层上的第二绝缘膜；以及在所述第二绝缘膜上的控制栅电极，其中，所述第二绝缘膜包含：与所述电荷存储层接触的底层（A）、与所述控制栅极接触的顶层（C）、以及在所述底层（A）与所述顶层（C）之间的中间层（B），所述中间层（B）包含(SiO2)x(Si3N4)1-x，其中，0.75≤x≤1，所述底层（A）包含氧化铝、氮氧化铝、硅酸铝、氮化硅酸铝、氧化铪以及铝铪氧化物中之一，所述顶层（C）包含氧化铝、氮氧化铝、硅酸铝、氮化硅酸铝以及氮化硅中之一。【专利说明】非易失性半导体存储器件本申请是申请号为200810161780.2、申请日为2008年9月26日、专利技术名称为“非易失性半导体存储器件”的专利技术专利申请的分案申请。相关申请的交叉引用本申请是基于并要求于2007年9月26日提交的日本专利申请N0.2007-250291的优先权，在此通过参考并入其全部内容。
本专利技术涉及一种存储单元具有叠置栅极结构的非易失性半导体存储器件，并且特别用于优良的NAND型闪存。
技术介绍
NAND型闪存中存储单元的叠置栅极结构是由形成在Si衬底上的第一绝缘膜、形成在第一绝缘膜上的电荷存储层、以及形成在电荷存储层上的另一第二绝缘膜形成。第一绝缘膜称作“隧穿绝缘膜”，并在向此绝缘膜施加高电场时，在Si衬底与电荷存储层之间进行电荷交换。另外，尽管电荷存储层通常是由多晶硅形成的浮置栅极，随着存储单元微细加工的进展，引入了由诸如氮化硅膜的绝缘膜形成的电荷存储层。在电荷存储层是由多晶硅形成的浮置栅极时，第二绝缘膜称作“多晶间(inter-poly)绝缘膜”，而在电荷存储层是由绝缘膜形成时，第二绝缘膜称作“阻挡绝缘膜”。在两种情况下，第二绝缘膜都必须具有比第一绝缘膜更高的绝缘性。由金属氧化物形成的高介电常数(High-k)绝缘膜在高电场区域内具有抑制漏电流的效果，因为可以使物理厚度增加而不增加电厚度。由于该原因，出现了使用高介电常数(High-k)绝缘膜作为存储单元的第二绝缘膜的研究(例如，参照JP-A2003-68897(K0KAI))。然而，与氧化硅膜系统的绝缘膜相比，高介电常数绝缘膜在膜内带入了大量缺陷和分界面。因此，在使用高介电常数绝缘膜作为第二绝缘膜的存储单元中，在写入/擦除时阈值电流窗口放大的同时，数据保持特性由于低电场区域的漏电流而下降。如上所述，在传统的第二绝缘膜中，存在无法同时对高电场漏电流特性和低电场漏电流特性两者进行改善的问题。
技术实现思路
根据本专利技术一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上、由多个层形成的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜包括设置在电荷存储层上方的底层(A)、设置在控制栅极下方的顶层(C)、以及设置在底层(A)与顶层(C)之间的中间层(B)，中间层(B)具有比底层(A)和顶层(C)两者更高的势垒高度和更低的介电常数。另外，对于形成第二绝缘膜各层膜的平均配位数，中间层(B)的平均配位数比顶层(C)的平均配位数和底层(A)的平均配位数都小。根据本专利技术一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上、由多个层形成的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜包括设置在电荷存储层上方的底层(A)、设置在控制栅极下方的顶层(C)、以及设置在底层(A)与顶层(C)之间的中间层(B)，中间层(B)由硅的成分比与底层(A)和顶层(C)两者相比更大的氧化物和氮氧化物中之一形成。根据本专利技术一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜的介电常数、势垒高度和平均配位数沿厚度方向连续改变，在第二绝缘膜沿厚度方向的中间部分，介电常数和平绝配位数最小，而势垒高度最大。根据本专利技术一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜的介电常数、势垒高度和平均配位数沿厚度方向连续改变，介电常数和平绝配位数达到极值的第二绝缘膜沿厚度方向的中间部分由硅的成分比与该第二绝缘膜的其它部分相比都大的氧化物或氮氧化物形成。【专利附图】【附图说明】图1为低电场区域和高电场区域中导电的解释图；图2为与本专利技术相关的代表性示例的概念图；图3A和图3B为示出本专利技术的第二绝缘膜的角色的解释图；图4为示出参照实施方式的存储单元结构的截面图；图5为示出实施方式I的单元结构的截面图；图6为示出实施方式I的单元结构的截面图(详图)；图7为示出制造实施方式I的单元结构的方法的截面图；图8为示出制造实施方式I的单元结构的方法的截面图；图9为示出制造实施方式I的单元结构的方法的截面图；图10为示出制造实施方式I的单元结构的方法的截面图；图11为示出制造实施方式I的单元结构的方法的截面图；图12为示出作为漏电流比较对象的结构的解释图；图13为示出作为漏电流比较对象的结构的解释图；图14为示出作为漏电流比较对象的结构的解释图；图15为示出阻挡膜的电流电压特性的特性图；图16为示出作为单元特性评价对象的结构的解释图；图17为示出阈值电压窗口和数据保持时间的计算结果的视图；图18为示出氧化铝和氧化硅膜的适合厚度范围的视图；图19为示出实施方式2的单元结构的截面图；图20为示出实施方式3的单元结构的截面图；图21为示出氧化铝和氮氧化硅膜的适合厚度范围的视图；图22为示出氧化铝的厚度范围与氮氧化硅膜的成分值之间关系的视图；图23为示出实施方式4的单元结构的截面图；图24为示出实施方式5的单元结构的截面图；图25为示出实施方式6的单元结构的截面图；图26为示出实施方式7的单元结构的截面图；图27为示出实施方式8的单元结构的截面图；图28为示出实施方式9的单元结构的截面图；图29为示出氧化铪和氧化硅膜的适合厚度范围的视图；图30为示出实施方式10的单元结构的截面图；图31为示出氧化铪的厚度范围与氮氧化硅膜的成分值之间关系的视图；图32为示出实施方式11的单元结构的截面图；图33为示出实施方式12的单元结构的截面图；图34为示出氮化硅和氧化硅膜的适合厚度范围的视图；图35为示出栅极功函数与栅极界面处氮化硅膜厚度之间关系的视图；图36为示出实施方式13的单元结构的截面图；图37为示出电流对成分的依赖性与硅酸铝的有效电场特性的对比的特性图；图38为示出硅酸铝的漏电流与控制栅极功函数之间关系的视图；图39为示出成分比与功函数之间关系的视图；图40为示出实施方式14的单元结构的截面图；图41为示出实施方式15的单元结本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器件，包括：半导体区；在所述半导体区上的第一绝缘膜；在所述第一绝缘膜上的电荷存储层；在所述电荷存储层上的第二绝缘膜；以及在所述第二绝缘膜上的控制栅电极，其中，所述第二绝缘膜包含：与所述电荷存储层接触的底层（A）、与所述控制栅极接触的顶层（C）、以及在所述底层（A）与所述顶层（C）之间的中间层（B），所述中间层（B）包含(SiO2)x(Si3N4)1‑x，其中，0.75≤x≤1，所述底层（A）包含氧化铝、氮氧化铝、硅酸铝、氮化硅酸铝、氧化铪以及铝铪氧化物中之一，所述顶层（C）包含氧化铝、氮氧化铝、硅酸铝、氮化硅酸铝以及氮化硅中之一。

【技术特征摘要】
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【专利技术属性】
技术研发人员：安田直树，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP