本发明专利技术公开了一种SONOS快闪存储器及其制备方法和操作方法。该快闪存储器包括衬底、源漏和沟道，沟道之上依次为隧穿氧化层、氮化硅陷阱层、阻挡氧化层和多晶硅控制栅；其特征在于，所述衬底为轻掺杂硅；源漏的掺杂类型不同，分别为P+区和N+区。该器件与现有标准CMOS工艺有着较好的兼容性，在具有一般SONOS快闪存储器保持特性较好的优势的同时，可以有效地提高编程效率、降低功耗、抑制穿通效应，且小尺寸特性理想。
【技术实现步骤摘要】
本专利技术属于超大规模集成电路中的非挥发型半导体存储器
，具体涉及一种米用了 TFET(Tunneling Field Effective Transistor)的 SONOS 型快闪存储器。
技术介绍
在当前各种消费类电子产品广泛兴起之际，市场对非挥发性半导体存储器的需求也在不断增加。作为一种非常重要的非挥发性存储器，快闪存储器近来成为了业界的宠儿。快闪存储器(Flash Memory,也称为闪存)自从其出现到今天已有几十年的时间了。在这期间，在得到广泛应用的同时，也在不断地做出改进。按照时间的先后顺序，依次出现如下两种基本形态I.浮栅型闪存(Floating Gate Flash Memory)这种结构的快闪存储器使用多晶硅浮栅实现电子的存储。其具体结构如图I所示，在体硅衬底101上，除了源102、漏103之外，沟道以上依次为隧穿氧化层104、多晶硅浮栅105、阻挡氧化层106和控制栅107。需要指出的是，该结构快闪存储器的电子在浮栅上是连续分布的。2.分离陷讲型闪存(Discrete Trap Flash Memory)与浮栅型闪存的区别之处在于，分离陷阱型闪存用于存储电子的结构为氮化硅陷阱层而非多晶硅浮栅，其余结构与浮栅型闪存基本相同(参见图I)，因此，浮栅型闪存也被称为S0N0S (silicon-oxide-nitride-oxide-silicon)型快闪。氮化娃陷讲层中存入的电子是局域化的，并不连续。因此，如果隧穿氧化层受到损伤而出现泄漏通道时，仅仅是通道区域的电子通过该泄漏通道泄漏掉，而其他部分存储的电子并不减少，这样就提高了整个器件的保持特性。需要说明的是后一种结构相比于前一种有着较大的性能改进，尤其是在保持特性方面，因此近年来成为了一大研究热点。但由于最基本的编程机理限制，这种S0N0S结构的快闪存储器也和第一类闪存一样存在编程效率低、功耗高和难以继续等比例缩小等问题。另一方面，隧穿场效应晶体管(TunnelingFiled Effect Transistor,记作 TFET)是一种基于量子隧穿效应的晶体管。在结构上区别于传统的MOS晶体管之处在于源、漏为两种不同的掺杂类型，并且轻掺杂的N型硅(N-型硅)和轻掺杂的P型硅(P-型硅)都可以作为衬底使用。图2为以N-型硅作衬底201的TFET结构示意图，在硅平面的两端分别为N+端202和P+端203，沟道之上依次为栅氧化层204和多晶硅栅205。在各端未接外部电压的情况下，其沿沟道方向的能带如图3(a)所示，此时整个晶体管处于关断状态。当分别在P+端203和N+端202施加足够负偏压和正偏压，且多晶硅栅205加适当正偏压的情况下，沿沟道方向的能带如图3(b)所示。如果施加的偏压足以让P+端203和沟道交接处的能带弯曲以致发生带带隧穿(Band to Band tunneling)时，电子会从P+端203的价带隧穿到沟道区的导带上，进而在沿沟道方向的电场作用下漂移至N+端202。此时，该晶体管是作为N型TFET使用，其中N+端202作为漏，P+端203作为源。当分别在P+端203和N+端202施加足够负偏压和正偏压，且多晶硅栅205加适当负偏压的情况下，沿沟道方向的能带如图3(c)所示。如果施加的偏压足以让N+端202和沟道交接处的能带弯曲以致发生带带隧穿(Band to Band tunneling)时，电子会从沟道区的价带隧穿到N+端202,留下的空穴会在强电场的作用下迅速扫至P+端203。此时，该晶体管是作为P型TFET使用，其中P+端203作为漏，N+端202作为源。
技术实现思路
本专利技术针对传统快闪存储器面临的众多挑战，结合隧穿场效应晶体管提出一种高性能SONOS快闪存储器，在改善保持特性的同时，可以有效提高编程效率、降低工作功耗、抑制穿通效应等。本专利技术的技术方案如下一种SONOS快闪存储器，包括衬底、源漏和沟道，沟道位于源漏之间，沟道之上依次为隧穿氧化层、氮化硅陷阱层、阻挡氧化层和多晶硅控制栅；其特征在于，所述衬底为轻掺杂硅；源漏的掺杂类型不同，源端为P+区，漏端为N+区。上述快闪存储器，轻掺杂P型硅(P-型硅)和轻掺杂N型硅(N-型硅)都可以作为衬底使用。本专利技术还提供了一种制备上述SONOS快闪存储器的方法，包括以下步骤I)浅槽隔离轻掺杂硅衬底形成有源区；2)在衬底上依次形成第一二氧化硅层(隧穿氧化层)、氮化硅层(陷阱层)、第二二氧化硅层(阻挡氧化层)和多晶硅层(控制栅)；3)对多晶硅层进行重掺杂和热退火(RTA)激活杂质；4)刻蚀步骤2)形成的多晶硅层、第二二氧化硅层、氮化硅层和第一二氧化硅层，形成栅堆栈结构；5)在栅堆栈结构的两端分别进行P+注入和N+注入，形成源漏。上述步骤I)可以采用P-型或N-型体硅衬底。上述步骤2)中第一二氧化硅层可以通过淀积或热生长的方式形成。为改善沟道表面性质，在形成第一二氧化硅层之前可以在硅衬底上先热生长一层牺牲氧化层，并湿法腐蚀去掉该牺牲氧化层，然后再热生长或淀积一层二氧化硅层作为隧穿氧化层。本专利技术的SONOS快闪存储器，无论是P-型硅衬底还是N-型硅衬底，具体的操作方法是一样的，简述如下编程时，P+区接地，N+区施加正偏压，控制栅施加正偏压。在这种偏压作用下，类似于N型TFET，电子将从P+区的价带隧穿到沟道的导带上。进入沟道区域的电子在横向电场的作用下沿沟道方向朝N+区漂移。在这一过程中由于外加电场的作用，会有部分电子获得的能量足够高，以至于超过Si/Si02的势垒高度，穿过隧穿氧化层进入到氮化硅陷阱层中，并被捕获，完成存储单元的编程。擦除时，N+区、P+区施加正偏压，控制栅施加负偏压。这样的偏置条件下将会发生FN隧穿，使得氮化硅陷阱层中的电子进入硅衬底，完成对存储单元的擦除。读取时，在N+区施加正偏压，P+区接地，控制栅施加较小的正偏压。控制偏压的设置，要求在不进行误编程的前提下从N+区读出电流。氮化硅陷阱层捕获电子的多少会影响漏端(N+区)读出的电流。这样，漏端读出的电流就反映了氮化硅陷阱层捕获电子的多少，完成了两个状态的区分，实现了存储的功能。本专利技术结合隧穿场效应晶体管(TFET)提出了一种SONOS快闪存储器结构，其与现有的标准CMOS工艺有着较好的兼容性，并且在具有一般SONOS快闪存储器保持特性较好的优势的同时，可以有效地提高编程效率、降低功耗、抑制穿通效应等，且小尺寸特性理想。以P-型硅衬底的SONOS快闪存储器为例，在编程偏置条件下，P+区与沟道交接处的能带将发生很明显的弯曲，并出现带带隧穿(Band to Band tunneling)现象。此时在能带的弯曲处，将有很大的电压降，即横向电场的峰值位于源端P+区附近，这样就使得电子刚进入沟道时，就可以获得很大的能量以便越过Si/Si02的势垒进入氮化硅层。而传统的SONOS型快闪存储器在编程时，沿沟道方向的横向电场峰值位于漏端附近，电子在到达该峰值位置之前，能量非常低，不足以越过Si/Si02势垒，而当到达此峰值位置，获得较大的能量时，由于非常靠近漏端，又会有很大的几率被漏端吸走，大大降低了编程效率。在编程效率大大提高的情况下，本专利技术的快闪存储器从源端P+区出来的电子被高效率的注入进氮化硅陷阱层，大大降本文档来自技高网...
【技术保护点】
一种SONOS快闪存储器，包括衬底、源漏和沟道，沟道位于源漏之间，沟道之上依次为隧穿氧化层、氮化硅陷阱层、阻挡氧化层和多晶硅控制栅；其特征在于，所述衬底为轻掺杂硅；源漏的掺杂类型不同，源端为P+区，漏端为N+区。
【技术特征摘要】
【专利技术属性】
技术研发人员：秦石强，田明，唐粕人，唐昱，蔡一茂，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：
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