具有列流水线的三维存储器系统技术方案

按块布置非易失性存储元件的单片三维阵列。非易失性存储元件连接到位线和字线。每块的位线被分组为位线列。位线列包括连接到对应块的上侧的选择电路的位线上列和连接到对应块的下侧的选择电路的位线下列。在两个或更多个位线列之间的数据编程被流水线化，以提高编程速度。编程处理的一个实施例包括：将两个位线列选择性地连接到一组一个或更多个选择电路；使用所述一个或更多个选择电路将所述两个位线列中的一列选择性地连接到一个或更多个信号源；将当前连接到所述一个或更多个信号源的位线列的非易失性存储元件编程；并且在连接到该组一个或更多个选择电路的位线列中的一列正被编程同时，改变另一位线列。

【技术实现步骤摘要】
【国外来华专利技术】具有列流水线的三维存储器系统
技术介绍

本专利技术涉及数据存储技术。相关技术的描述半导体存储器已经更加广泛地用在各种电子设备中。例如，非易失性半导体存储器被用在蜂窝电话、数字照相机、个人数字助理、移动计算装置、非移动计算装置以及其他装置中。当半导体存储器被用在消费电子设备中时，消费者通常希望该半导体存储器以足够的速度执行，使得该存储器不会减慢电子设备的操作。另外，希望增加存储器中的存储密度，同时使用于外围电路空间最小化。附图说明图1是存储器系统的一个实施例的框图。图2是存储器单元的一个实施例的简化透视图。图3是描绘可逆电阻切换元件的I-V特性的曲线图。图4A是三维存储器阵列的一个实施例的一部分的简化透视图。图4B是三维存储器阵列的一个实施例的一部分的简化透视图。图5A描绘存储器系统的顶视图。图5B描绘三维存储器的一个实施例的各层的一个子组。图6描绘存储器阵列的一个示例构成。图7描绘存储器阵列的两条结构的一个实施例。图8描绘湾区的一个实施例。图9是存储器单元的块的数据线和选择电路的一个实施例的示意图。图10是选择电路的一个实施例的示意图。图11是复用器电路的一个实施例的示意图。图12是复用器电路的一个实施例的示意图。图13是复用器电路的一个实施例的示意图。图14是描述存储器系统的操作的一个实施例的时序图。图15是描述存储器系统的操作的一个实施例的流程图。图16是存储器单元的两个块的数据线和选择电路的一个实施例的示意图。图17是用于在全局数据线和局部数据线之间提供选择性通信的电路的一个实施例的示意图。图18是描述存储器系统的操作的一个实施例的流程图。图19是解释存储器系统的操作的时序图。具体实施方式本文中描述具有提高的编程速度和片空间（diespace）使用效率的存储器系统。为了提高编程速度，两个被同时选择的位线列之间的编程被流水线化。位线列是块中的位线的分组。一个实施例包括按块布置的非易失性存储元件的单片三维阵列（或者其他结构）。该非易失性存储元件连接到位线和字线。每块的位线分组为连接到对应块的上侧的选择电路的位线上列和连接到对应块的下侧的选择电路的位线下列。在一个实施例中，两个或更多个位线列之间的数据编程被流水线化。该编程处理的一个示例实施方式包括：将两个位线列选择性地连接到一组一个或更多个选择电路；使用所述一个或更多个选择电路将所述两个位线列中的一列选择性地连接到一个或更多个信号源；将当前连接到所述一个或更多个信号源的那个位线列的非易失性存储元件编程；以及在连接到该组一个或更多个选择电路的位线列中的一列正被编程的同时，改变另一位线列。图1是描绘可以实施本文中描述的技术的存储器系统100的一个示例的框图。存储器系统100包括存储器阵列102，存储器阵列102可以是存储器单元的二维或三维阵列。在一个实施例中，存储器阵列102是单片三维存储器阵列。存储器阵列102的阵列端子线包括各个层的被组织为行的字线和各个层的被组织为列的位线。然而，也可以实现其他定向。单片三维存储器阵列是在没有中间衬底的、诸如晶片的单个衬底上方形成多个存储器层面（memorylevel）的存储器阵列。形成一个存储器层面的层直接在现有的一个或更多个层面的层之上沉积或生长。相对比，如在Leedy的美国专利5,915,167“ThreeDimensionalStructureMemory”中那样，堆叠的存储器是通过在分开的衬底上形成存储器层面并且将这些存储器层面粘在彼此之上而形成的。在进行结合之前可以将这些衬底变薄或者从存储器层面去除这些衬底，但是由于存储器层面最初形成在分开的衬底上，所以这些存储器不是真正的单片三维存储器阵列。存储器系统100包括行控制电路120，行控制电路120的输出108连接到存储器阵列102的对应字线。在本文中，连接可以是直接连接或间接连接（例如，通过一个或更多个其他部件）。行控制电路120从系统控制逻辑电路130接收一组M行地址信号和一个或更多个各种控制信号，并且典型地可以包括用于读取和编程操作的诸如行解码器122、阵列驱动器124和块选择电路126的电路。存储器系统100还包括列控制电路110，列控制电路110的输入/输出106连接到存储器阵列102的对应位线。列控制电路110从系统控制逻辑130接收一组N列地址信号和一个或更多个各种控制信号，并且典型地可以包括诸如列解码器112、驱动器电路114、块选择电路116和读出放大器118的电路。在一个实施例中，读出放大器118向位线提供信号并且读出位线上的信号。本文中可以使用本领域中已知的各种读出放大器。系统控制逻辑130从控制器134接收数据和命令，并且向控制器134提供输出数据。控制器134与主机通信。系统控制逻辑130可以包括用于控制存储器系统100的操作的一个或更多个状态机、寄存器和其他控制逻辑。在其他实施例中，系统控制逻辑130直接从主机接收数据和命令，并且向该主机提供输出数据，这是因为系统控制逻辑130包括控制器的功能。在一个实施例中，系统控制逻辑130、列控制电路110、行控制电路120和存储器阵列102形成在同一集成电路上。例如，系统控制逻辑130、列控制电路110和行控制电路120可以形成在衬底的表面上，并且存储器阵列102是形成在该衬底上方的单片三维存储器阵列（并且因此在系统控制逻辑130、列控制电路110和行控制电路120的全部或一部分的上方）。在一些情况下，该控制电路的一部分可以与该存储器阵列中的一些形成在相同的层上。可以在以下美国专利中获得关于与图1类似的适当实施例的更多信息：美国专利6,879,505；美国专利7,286,439；美国专利6,856,572；以及美国专利7,359,279，这些专利通过引用而将其全部内容包含在本文中。控制器134可以与图1中示出的其他部件处于同一衬底上或者处于不同衬底上。控制器134、系统控制逻辑130、列控制电路110、列解码器112、驱动器电路114、块选择116、读出放大器118、行控制电路120、行解码器122、阵列驱动器124和/或块选择126可以单独地或者以任何方式结合地被视为一个或更多个控制电路。存储器阵列102包括多个存储器单元。在一个实施例中，每个存储器单元包括导引（steering）元件（例如，二极管）和电阻元件。在一个示例实施方式中，存储器单元可以是这样的：它们可以被一次编程并且可以被多次读取。一个示例存储器单元包括形成在上导体和下导体之间的相交处的层柱（apillaroflayers）。在一个实施例中，该柱包括导引元件（诸如二极管），该导引元件与状态改变元件（诸如反熔丝层）串联连接。当反熔丝层完整时，该单元在电学上是开路。当反熔丝层被破坏时，该单元在电学上是与被破坏的反熔丝层的电阻串联的二极管。可以在以下美国专利中获得存储器单元的示例：美国专利6,034,882；美国专利6,525,953；美国专利6,952,043；美国专利6,420,215；美国专利6,951,780；以及美国专利7,081,377。在另一个实施例中，存储器单元是可重写的。例如，美国专利申请公开2006/0250836描述了包括与可逆电阻切换元件串联耦接的二极管的可重写非易失性存储器本文档来自技高网...

【技术保护点】
一种非易失性存储设备，包括：按块布置的非易失性存储元件的单片三维阵列；连接到所述非易失性存储元件的多个字线；连接到所述非易失性存储元件的多个位线，所述位线被分组为位线列，每个块具有多个位线列；连接到所述字线的行解码器；一个或更多个信号源；第一选择电路和第二选择电路，所述第一选择电路将位线列选择性地连接到所述第二选择电路，所述第二选择电路将位线连接到所述一个或更多个信号源；全局列解码器，其与所述第一选择电路通信并且控制所述第一选择电路，每个全局列解码器选择非易失性存储元件的多个块的对应位线列；以及控制电路，其与所述行解码器和所述全局列解码器通信，以同时选择要与所述第二选择电路通信的每个被选择的块的两个位线列，所述控制电路与所述一个或更多个信号源以及所述第二选择电路通信，以允许所述一个或更多个信号源每次编程两个位线列中的一列，在连接到所述第二选择电路的两个位线列中的一列正被编程的同时，所述第一选择电路切换另一列。

【技术特征摘要】
【国外来华专利技术】2011.03.03 US 13/039,5741.一种非易失性存储设备，包括：按块布置的非易失性存储元件的单片三维阵列；连接到所述非易失性存储元件的多个字线；连接到所述非易失性存储元件的多个位线，所述位线被分组为位线列，每个块具有多个位线列；连接到所述字线的行解码器；一个或更多个读出放大器；第一选择电路和第二选择电路，所述第一选择电路将两个位线列选择性地连接到两组局部数据线，所述第二选择电路将所述两组局部数据线中的一组局部数据线连接到所述一个或更多个读出放大器以进行编程，所述第二选择电路中的每个选择电路包括来自所述两组局部数据线中的每组局部数据线的输入并将所述输入之一选择性地连接到所述读出放大器之一；全局列解码器，其与所述第一选择电路通信并且控制所述第一选择电路，每个全局列解码器选择非易失性存储元件的多个块的对应位线列；以及控制电路，其与所述行解码器和所述全局列解码器通信，以同时选择要与所述两组局部数据线通信的每个被选择的块的所述两个位线列，所述控制电路与所述一个或更多个读出放大器以及所述第二选择电路通信，以允许所述一个或更多个读出放大器每次编程所述两组局部数据线中的一组局部数据线，在所述两组局部数据线中的一组局部数据线正被编程的同时，所述第一选择电路改变同时连接到所述两组局部数据线中的另一组局部数据线的位线列。2.根据权利要求1所述的非易失性存储设备，其中：所述行解码器位于非易失性存储元件的所述阵列下方；以及所述全局列解码器被布置在非易失性存储元件的所述阵列之外。3.根据权利要求1或2所述的非易失性存储设备，还包括：第一组数据线，其连接到所述第一选择电路的第一子组和所述第二选择电路，所述第一选择电路的所述第一子组将第一被选择的位线列连接到所述第一组数据线；第二组数据线，其连接到所述第一选择电路的第二子组和所述第二选择电路，所述第一选择电路的所述第二子组将第二被选择的位线列连接到所述第二组数据线，所述第一被选择的位线列和所述第二被选择的位线列处于同一块中；以及第三组数据线，其连接到所述第二选择电路和所述一个或更多个读出放大器，所述第二选择电路使所述一个或更多个读出放大器与连接到所述第一被选择的位线列的第一组数据线或连接到所述第二被选择的位线列的第二组数据线通信。4.根据权利要求3所述的非易失性存储设备，还包括：第一级复用器；以及其中，所述第二选择电路包括第二级复用器，所述第一级复用器连接到所述第二级复用器，所述第一级复用器连接到所述第一组数据线和所述第二组数据线，所述第一级复用器选择所述第一组数据线的一部分和所述第二组数据线的一部分，所述第二级复用器选择要被所述一个或更多个读出放大器编程的、所述第一组数据线的所述部分和所述第二组数据线的所述部分之一。5.根据权利要求1或2所述的非易失性存储设备，其中：所述第一选择电路连接到一块中的所有位线列；所述第一选择电路将该块中的两个位线列连接到所述第二选择电路；以及所述第一选择电路将该块中未被选择的位线列连接到未被选择的位线电压。6.根据权利要求1或2所述的非易失性存储设备，还包括：可连接到所述多个块的全局数据线，所述第二选择电路选择要连接到所述全局数据线的第一部分的第一块的位线，并且同时选择要连接到所述全局数据线的第二部分的第二块的位线。7.根据权利要求1所述的非易失性存储设备，其中：每个块的位线被分组为位线上侧列和位线下侧列，所述位线上侧列连接到处于对应块的上侧的第一选择电路，所述位线下侧列连接到处于对应块的下侧的第一选择电路；以及所述非易失性存储设备还包括：第一组数据线，其连接到处于所述上侧的第一选择电路和处于所述上侧的第二选择电路，处于所述上侧的第一选择电路将第一被选择的位线上侧列连接到所述第一组数据线；第二组数据线，其连接到处于所述上侧的第二选择电路和所述一个或更多个读出放大器的第一子组；第三组数据线，其连接到处于所述下侧的第一选择电路和处于所述下侧的第二选择电路，处于所述下侧的第一选择电路将第一被选择的位线下侧列连接到所述第三组数据线；以及第四组数据线，其连接到处于所述下侧的第二选择电路和所述一个或更多个读出放大器的第二子组。8.根据权利要求1或2所述的非易失性存储设备，其中：所述第二选择...

【专利技术属性】
技术研发人员：颜天鸿，戈皮纳特·巴拉克里希南，杰弗里·君·伊·李，茨义·刘，
申请(专利权)人：桑迪士克三D有限责任公司，
类型：
国别省市：