为使用全金属栅极的互补金属氧化物半导体集成多阈值电压器件的方法和系统技术方案

本发明专利技术涉及为使用全金属栅极的互补金属氧化物半导体集成多阈值电压器件的方法和系统。提供衬底，该衬底上已形成有第一区域和与所述第一区域互补类型的第二区域。在所述衬底之上沉积栅极电介质，并且在所述栅极电介质之上沉积第一全金属栅极叠层。去除所述第一区域之上的所述第一全金属栅极叠层以产生所得到的结构。与所述第一区域之上的所述栅极电介质相接触地在所得到的结构之上沉积第二全金属栅极叠层。密封所述第一和第二全金属栅极叠层。

【技术实现步骤摘要】
为使用全金属栅极的互补金属氧化物半导体集成多阈值电压器件的方法和系统
本专利技术涉及电气、电子以及计算机领域，更具体地，涉及硅器件和集成技术等。
技术介绍
特别地对于低功率（LP）应用而言，超过20nm节点的按比例缩小体技术（scalingbulktechnology）面临着艰难的挑战，部分是由于密度、功率和性能的竞争性要求，并且部分是因为增加的器件变化和寄生效应。芯片上系统（SoC）应用需要各种晶体管组来实现功率和性能之间的最佳权衡。此外，随着间距继续按比例缩小，想要能够将接触着陆到正确的位置变得越来越难。全金属栅极技术使得能够实现自对准的接触（self-alignedcontact）。对于SoC应用，多阈值电压（Vt）是重要的技术要求。诸如极薄绝缘体上硅（ETSOI）或FinFET（鳍型场效应晶体管）的完全耗尽器件通常需要功函数调制来获得不同的Vt，这不可能通过沟道掺杂实现。
技术实现思路
本专利技术的原理为使用全金属栅极的互补金属氧化物半导体提供了用于集成多阈值电压器件的技术。在一个方面中，一种示例性方法包括以下步骤：提供衬底，该衬底上已形成有第一区域和与所述第一区域互补类型的第二区域；在所述衬底之上沉积栅极电介质；在所述栅极电介质之上沉积第一全金属栅极叠层；去除所述第一区域之上的所述第一全金属栅极叠层以产生所得到的结构；与所述第一区域之上的所述栅极电介质相接触地在所述所得到的结构之上沉积第二全金属栅极叠层；以及密封（encapsulate）所述第一和第二全金属栅极叠层。在另一方面中，一种示例性电路结构包括：衬底，其上已形成有第一晶体管和第二晶体管，所述第一晶体管具有源极、漏极和沟道，所述第二晶体管具有源极、漏极和沟道且是与所述第一晶体管互补的类型。还包括：第一全金属栅极叠层，其形成在所述第一晶体管的沟道之上；第二全金属栅极叠层，其形成在所述第二晶体管的沟道之上；第一密封物（encapsulation），其包围所述第一全金属栅极叠层；第二密封物，其包围所述第二全金属栅极叠层；硅化的接触，其位于所述第一和第二密封物之间；以及自对准的接触，其从所述硅化的接触凸出。所述第一全金属栅极叠层由将所述第一晶体管调制到第一阈值电压的材料形成，并且所述第二全金属栅极叠层由将所述第二晶体管调制到不同于所述第一阈值电压的第二阈值电压的材料形成。如本文中所使用的，“促进”一动作包括执行该动作、使该动作更容易、帮助执行该动作或者使得该动作被执行。因此，通过举例而并非限制，在一个计算机处理器上执行的指令可以通过发送适当的（一个或多个）命令以使得由一件半导体处理设备执行的动作被执行或者辅助该动作被执行，来促进由该件半导体处理设备执行的动作。为了避免疑问，当一个行动者通过并非执行一动作而促进该动作时，该动作仍由某个实体或实体组合执行。本专利技术的技术可以提供显著的有益技术效果。例如，一个或多个实施例可以提供下述优点中的一个或多个：·既实现Vt调制也实现自对准的接触·通过材料和工艺使得Vt移动·减少对沟道掺杂的需要或消除沟道掺杂（避免短沟道惩罚（penalty））·减少对地平面/背栅的需要或消除地平面/背栅（避免严重的集成挑战）·使得能以先栅极集成（gate-firstintegration）实现简单的工艺流程·扩展到平面PDSOI（部分耗尽的SOI）/体和FinFET通过下面对其示例性实施例的详细描述，本专利技术的这些和其它特征及优点将变得显而易见，将结合附图来阅读所述详细描述。附图说明图1示出了具有与自对准的接触（SAC）集成的全金属栅极（FMG）的两个晶体管的示意图；图2示出了与图1的晶体管类似的具体详细实施例的横截面视图；以及图3-10示出了制造图1和2的晶体管时的示例性步骤。具体实施方式如所述的，特别地对于低功率（LP）应用而言，超过20nm节点的按比例缩小体技术面临着艰难的挑战，部分是由于密度、功率和性能的竞争性要求，并且部分是因为增加的器件变化和寄生效应。芯片上系统（SoC）应用需要各种晶体管组来实现功率和性能之间的最佳权衡。此外，也如所述的，随着间距继续按比例缩小，想要能够将接触着陆到正确的位置变得越来越难。全金属栅极技术使得能够实现自对准的接触。对于SoC应用，多阈值电压（Vt）是重要的技术要求。诸如极薄绝缘体上硅（ETSOI）或FinFET（鳍型场效应晶体管）的完全耗尽器件通常需要功函数调制来获得不同的Vt，这不可能通过沟道掺杂实现。一个或多个实施例为体或SOI（绝缘体上硅）技术提供了在同一芯片上实现多Vt器件（低、中和高Vt）的方法和工艺。一个或多个实施例比现有技术简单并且克服了当前的先栅极（gate-first）集成方案所遇到的若干挑战。一个或多个实施例也使得能够实现可用于自对准的接触的全金属栅极集成。一个或多个实施例可以扩展到诸如FinFET的非平面器件。一个或多个实施例使用全金属栅极叠层来在同一芯片上实现多Vt器件。一个或多个实例使得能够同时实现Vt调制和自对准的接触；通过材料和工艺的Vt移动；减少对沟道掺杂的需要或消除了沟道掺杂（避免短沟道惩罚）；减少了对地平面/背栅的需要或消除了地平面/背栅（避免严重的集成挑战）；能够以先栅极集成实现简单的工艺流程；和/或可扩展到平面PDSOI/体和FinFET技术。图1示出了包括与自对准的接触（SAC）集成的全金属栅极（FMG）的示意图。注意，衬底112具有由硅或任何其它适当的半导体形成的沟道113。还要注意，一个或多个实施例可以使用各种技术实现；例如，体硅或该图中示出的绝缘体上硅（SOI）。栅极电介质以118示出，硅化的接触以119示出。全金属栅极叠层127包括第一金属层121、第二金属层123和第三金属层125。该全金属栅极叠层以栅极硬掩膜129（例如，SiN）结束并且在两侧具有隔离物124（例如，SiN）。自对准的接触以130示出并且它们被层间电介质（绝缘体）117分隔开。对于绝缘体117，适当材料的非限制性实例包括诸如氧化硅和氮化硅的电介质。例如，电介质膜可以被沉积或旋涂。可以例如使用已知的工艺由钨形成导电接触130，或使用已知的工艺由铝形成导电接触130。因此，在一个或多个实施例中，全金属栅极（FMG）叠层具有绝缘体、若干个金属层并且然后被氮化硅或类似物覆盖。FMG由此被完全密封，以便不对工艺中稍后的接触敞开。氮化硅是隔离物和硬掩膜的优选材料，但是可以使用任何合适的绝缘体。对于nMOS器件，高阈值电压（HVT）选项包括没有盖层的全金属栅极（FMG）叠层以及具有“P”盖层的FMG叠层。中阈值电压（MVT）选项包括具有“A”盖层的FMG叠层和具有“A”盖层和“P”盖层的FMG叠层。低阈值电压（LVT）选项包括FMG叠层和“A”盖层。对于pMOS器件，HVT选项包括具有“A”盖层的FMG叠层；MVT选项包括FMG叠层和“A”盖层、FMG叠层、以及“A”盖层、以及“P”盖层、或者厚的FMG叠层；并且LVT选项包括薄FMG叠层。在一些情况下，在nMOS和pMOS器件上都采用全金属栅极，并且对于模拟和输入/输出（IO）器件也使用全金属栅极。在FMG叠层中使用盖层与金属厚度相结合来调制Vt。现在应当注意图2，图2与第一说明性实施例相结合描绘了用于多Vt的FMG栅极叠层。本文档来自技高网...

【技术保护点】
一种方法，包括：提供衬底，该衬底上已形成有第一区域和与所述第一区域互补类型的第二区域；在所述衬底之上沉积栅极电介质；在所述栅极电介质之上沉积第一全金属栅极叠层；去除所述第一区域之上的所述第一全金属栅极叠层以产生所得到的结构；与所述第一区域之上的所述栅极电介质相接触地在所述所得到的结构之上沉积第二全金属栅极叠层；以及密封所述第一和第二全金属栅极叠层。

【技术特征摘要】
2012.08.24 US 13/594,7721.一种形成电路结构的方法，包括：提供衬底，该衬底上已形成有第一区域和与所述第一区域互补类型的第二区域；在所述衬底之上沉积栅极电介质；在所述栅极电介质之上沉积第一全金属栅极叠层；去除所述第一区域之上的所述第一全金属栅极叠层以产生所得到的结构；与所述第一区域之上的所述栅极电介质相接触地在所述所得到的结构之上沉积第二全金属栅极叠层；以及密封所述第一和第二全金属栅极叠层。2.根据权利要求1所述的方法，其中所述所得到的结构包括第一所得到的结构；所述衬底上已形成有第三区域；该方法还包括：去除所述第二区域之上的所述第二全金属栅极叠层以产生第二所得到的结构；与所述第二区域之上的所述栅极电介质相接触地在所述第二所得到的结构之上沉积第三全金属栅极叠层；以及密封所述第三全金属栅极叠层。3.根据权利要求2所述的方法，其中所述密封步骤产生包围所述第一全金属栅极叠层的第一密封物和包围所述第二全金属栅极叠层的第二密封物，该方法还包括：在所述第一和第二密封物之间形成硅化的接触；以及形成从所述硅化的接触凸出的自对准的接触。4.根据权利要求3所述的方法，还包括在所述栅极电介质与所述第一全金属栅极叠层之间形成盖层。5.根据权利要求3所述的方法，还包括在所述栅极电介质与所述第二全金属栅极叠层之间形成盖层。6.根据权利要求3所述的方法，还包括在所述栅极电介质与所述第三全金属栅极叠层之间形成盖层。7.根据权利要求3所述的方法，还包括独立地调整所述第一和第二全金属栅极叠层的金属厚度以调制阈值电压。8.根据权利要求3所述的方法，其中所述第二区域包括n型区域，该方法还包括：在所述第二区域中在所述栅极电介质之上形成包含氧化镧、氧化镁和氧化铍中的至少一种的盖层以降低阈值电压。9.根据权利要求3所述的方法，其中所述第二区域包括n型区域，该方法还包括：在所述第二区域中在所述栅极电介质之上形成包含氧化铝和氧化钛中的至少一种的盖层以提高阈值电压。10.根据权利要求3所述的方法，其中所述第一区域包括p型区域，该方法还包括：在所述第一区域中在所述栅极电介质之上形成包含氧化铝和氧化钛中的至少一种的盖层以降低阈值电压。11.根据权利要求3所述的方法，其中所述第一区域包括p型区域，该方法还包括：在所述第一区域中在所述栅极电介质之上形成包含氧化镧、氧化镁和氧化铍中的至少一种的盖层以提高阈值电压。12.一种通过权利要求1所述的方法形...

【专利技术属性】
技术研发人员：L·F·埃奇，H·杰加纳森，B·S·哈兰，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：