深度耗尽沟道场效应晶体管及其制备方法技术

本发明专利技术公开了一种深度耗尽沟道场效应晶体管及其制备方法，该晶体管包括：衬底；位于所述衬底中的Vt设定区；位于所述Vt设定区中的凹形非掺杂区；形成于所述非掺杂区上的栅介质层；形成于所述栅介质层上并延伸出衬底表面的栅极；位于所述栅极两侧的偏移侧墙；位于所述栅极两侧偏移侧墙外侧的主侧墙；位于所述栅极两侧衬底中，且与所述非掺杂区的顶部外侧相接的源/漏区。本发明专利技术中，位于栅极底部的非掺杂区为凹形，并且所形成的源/漏区与该非掺杂区的顶部相接，进而所形成的导电沟道为一个凹形的导电沟道，从而延长了源漏之间的导电沟道，进而进一步降低了晶体管的短沟道效应，并且凹形非掺杂区可进一步减小随机杂质波动，以避免晶体管Vt的变异。

Deep depletion channel field-effect transistor and method of making the same

The invention discloses a deep depletion transistor n-channel field effect transistor and a preparation method thereof, which comprises: a substrate; the substrate is located in the Vt district set; located in the Vt District in setting the concave non doped region; formed on the gate dielectric layer non doped region formed; the gate dielectric layer on the substrate surface and extends out of the gate; offset side wall located in the both sides of the gate; the main side wall is located outside the walls of the gate on both sides of the lateral offset; located at the gate on both sides of the substrate, and the non lateral top doped region connected to the source / drain region. In the invention, the non doped region is located in the bottom of the gate is concave, and the formation of source / drain region and the top of the non doped region is connected with the conductive channel and then formed into a conductive channel of a concave, thus extending the conductive channel between source and drain, and then further reduced short channel effect transistor, and a concave non doped region can further reduce the random fluctuation to avoid impurities, variation of transistor Vt.

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，特别涉及一种。
技术介绍
一直以来，FET(Field Effect Transistor,场效应晶体管)都是用于制造专用集成电路芯片、SRAM (Static Random Access Memory,静态随机存储器)等产品的主要半导体器件。随着半导体器件的日趋小型化，FET短沟道效应愈发严重，而短沟道效应将引起FET的阈值电压(Vt)的增加，进而增加器件的功耗；另外，受短沟道效应的影响，任何轻微的掺杂杂质差异都会引起FET的阈值电压出现变异(variation)，进而降低基于FET技术的SRAM的静态噪声容限(Static Noise Margin, SNM)。为了解决上述问题，现有技术中已经提出了用于降低器件功耗、解决FET阈值电压变异的DDC (Deeply Depleted Channel,深度耗尽沟道)晶体管技术(如Advancedchannel Engineering Achieving Aggressive Reduction of VT Variation forUltra-Low-Power Applications”，K.Fujita, Y.Torii，M.Hori，Fujitsu SemiconductorLtd，IEDM2011)，其可在栅极施加电压后形成DDC，以实现持续的CMOS尺寸的缩小。典型的DDC场效应晶体管结构如图1所示，包括半导体衬底10，设置于衬底10上的栅极结构60，设置于半导体衬底10中的源/漏区70 ;其中，衬底10中包括了由衬底10内部向表面方向依次形成的击穿阻止区20、屏蔽区30和Vt设定区40 ;其中击穿阻止区20用于防止衬底10到沟道的击穿(sub-channel punch-through);屏蔽区30用于屏蔽电荷和设定耗尽层深度;Vt设定区40用于设定晶体管阈值电压Vt而不影响载流子迁移率，也可改善传统晶体管的Vt分布，从而降低Vt，并提高载流子迁移率以增加有效电流。另外，衬底10还包括一层通过外延生长的未掺杂或轻度掺杂区50，用于除去沟道中的杂质以形成深度耗尽沟道，以减小随机杂质波动(random doping fluctuation),避免Vt出现变异；栅极结构60中包括了在未掺杂或轻度掺杂区50之上依次形成的栅介质层和多晶硅栅极，以及形成于栅介质层和多晶硅栅极两侧侧墙；源/漏区70形成于栅极结构60两侧的衬底10中，并且源/漏区70的部分区域位于侧墙底部的衬底中。随着集成电路技术的发展，期望更高性能的器件以及节省生产成本，因此如何改进现有DDC场效应晶体管结构进一步提高性能并简化生产工艺成为了亟待解决的问题。
技术实现思路
有鉴于此，本专利技术提供一种，以进一步提高DDC场效应晶体管的性能。本申请的技术方案是这样实现的:一种深度耗尽沟道场效应晶体管的制备方法，包括:提供衬底，并对所述衬底进行离子注入以形成Vt设定区；在所述Vt设定区上沉积牺牲层，并对所述牺牲层进行刻蚀以形成沟槽，所述沟槽的槽底位于Vt设定区的表面；在所述沟槽的侧壁形成偏移侧墙；对所述沟槽槽底的Vt设定区进行部分刻蚀，以使经过部分刻蚀之后的沟槽下部和槽底处于所述Vt设定区中；对处于所述Vt设定区中的沟槽下部和槽底进行外延生长，以形成位于所述Vt设定区中的凹形非掺杂区；在所述非掺杂区表面形成栅介质层，并在整个沟槽中沉积栅材料层并将所述沟槽填满以形成栅极；去除位于所述栅极两侧的牺牲层；对位于所述栅极两侧的衬底进行第一次离子注入，以形成轻掺杂漏区，所述轻掺杂漏区位于所述栅极两侧的衬底中，且与所述非掺杂区的顶部外侧相接；在所述栅极两侧的偏移侧墙外侧形成主侧墙；对位于所述栅极两侧的衬底进行第二次离子注入，以形成位于所述栅极两侧衬底中的源/漏区。进一步,在形成轻掺杂漏区之后,形成主侧墙之前,还包括:对栅极两侧的衬底进行袋状注入，以形成位于所述轻掺杂漏区与非掺杂区相接处下侧，并位于轻掺杂漏区和非掺杂区之间的袋状注入区。进一步，在所述沟槽的侧壁形成偏移侧墙包括:在包括沟槽的整个器件表面沉积偏移侧墙材料层；采用干法蚀刻方法，去除位于牺牲层表面和位于Vt设定区表面的偏移侧墙材料层。进一步，在整个沟槽中沉积栅材料层并将所述沟槽填满以形成栅极包括:在包括沟槽的整个器件表面沉积栅材料层，并将所述沟槽填满；进行化学机械研磨以使器件表面平整。进一步，在所述多晶硅栅极两侧的偏移侧墙外侧形成主侧墙包括:在整个器件表面沉积主侧墙材料层；采用干法蚀刻方法，去除位于衬底表面和位于栅极顶部的主侧墙材料层。进一步，所述衬底为硅衬底，所述牺牲层材料为氧化硅，所述偏移侧墙材料为氮化硅，所述非掺杂区材料为硅，所述栅介质层材料为氧化硅，所述栅极材料为多晶硅，所述主侧墙为氮化硅和氧化硅的堆叠结构。一种深度耗尽沟道场效应晶体管，包括:衬底；位于所述衬底中的Vt设定区；位于所述Vt设定区中的凹形非掺杂区；形成于所述非掺杂区上的栅介质层；形成于所述栅介质层上并延伸出衬底表面的栅极；位于所述栅极两侧的偏移侧墙；位于所述栅极两侧偏移侧墙外侧的主侧墙；位于所述栅极两侧衬底中，且与所述非掺杂区的顶部外侧相接的源/漏区。进一步，所述深度耗尽沟道场效应晶体管还包括:位于所述源/漏区与非掺杂区相接处下侧，并位于所述源/漏区和非掺杂区之间的袋状注入区。进一步，所述衬底为硅衬底，所述偏移侧墙材料为氮化硅，所述非掺杂区材料为硅，所述栅介质层材料为氧化硅，所述栅极材料为多晶硅，所述主侧墙为氮化硅和氧化硅的堆叠结构。从上述方案可以看出，本专利技术的上述深度耗尽沟道场效应晶体管的制备方法和由该方法制备的深度耗尽沟道场效应晶体管中，栅极底部的凹形非掺杂区，在加电工作时形成导电沟道。因为该非掺杂区为凹形，并且所形成的源/漏区与该非掺杂区的顶部相接，进而所形成的导电沟道为一个凹形的导电沟道，从而延长从栅极一侧的源极到栅极另一侧的漏极之间的导电沟道，进而进一步降低了晶体管的短沟道效应，并且凹形非掺杂区可进一步减小随机杂质波动，以避免晶体管Vt的变异。【附图说明】图1为现有技术中的一种典型深度耗尽沟道场效应晶体管结构示意图；图2为本专利技术深度耗尽沟道场效应晶体管制备方法流程图；图3为本专利技术方法中在衬底中形成Vt设定区后的器件变化结构示意图；图4为本专利技术方法中沉积牺牲层并形成沟槽后的器件变化结构示意图；图5为本专利技术方法中形成偏移侧墙材料层后的器件变化结构示意图；图6为本专利技术方法中形成偏移侧墙后的器件变化结构示意图；图7为本专利技术方法中对沟槽槽底的Vt设定区进行部分刻蚀后的器件变化结构示意图；图8为本专利技术方法中形成非掺杂区后的器件变化结构示意图；图9为本专利技术方法中形成栅介质层和栅材料层后的器件变化结构示意图；图10为本专利技术方法中经过化学机械研磨后的器件变化结构示意图；图11为本专利技术方法中去除牺牲层后的器件变化结构示意图；图12为本专利技术方法中形成轻掺杂漏区后的器件变化结构示意图；图13为本专利技术方法中形成袋状注入区后的器件变化结构示意图；图14为本专利技术方法中沉积主侧墙材料层后的器件变化结构示意图；图15为本专利技术方法中形成主侧墙后的器件变化结构示意图；图16为本专利技术方法中形成源/漏区后的深度耗尽沟道场效应晶体管结构示意图。【具体实施方式】本文档来自技高网...

【技术保护点】
一种深度耗尽沟道场效应晶体管的制备方法，包括：提供衬底，并对所述衬底进行离子注入以形成Vt设定区；在所述Vt设定区上沉积牺牲层，并对所述牺牲层进行刻蚀以形成沟槽，所述沟槽的槽底位于Vt设定区的表面；在所述沟槽的侧壁形成偏移侧墙；对所述沟槽槽底的Vt设定区进行部分刻蚀，以使经过部分刻蚀之后的沟槽下部和槽底处于所述Vt设定区中；对处于所述Vt设定区中的沟槽下部和槽底进行外延生长，以形成位于所述Vt设定区中的凹形非掺杂区；在所述非掺杂区表面形成栅介质层，并在整个沟槽中沉积栅材料层并将所述沟槽填满以形成栅极；去除位于所述栅极两侧的牺牲层；对位于所述栅极两侧的衬底进行第一次离子注入，以形成轻掺杂漏区，所述轻掺杂漏区位于所述栅极两侧的衬底中，且与所述非掺杂区的顶部外侧相接；在所述栅极两侧的偏移侧墙外侧形成主侧墙；对位于所述栅极两侧的衬底进行第二次离子注入，以形成位于所述栅极两侧衬底中的源/漏区。

【技术特征摘要】
1.一种深度耗尽沟道场效应晶体管的制备方法，包括: 提供衬底，并对所述衬底进行离子注入以形成Vt设定区； 在所述Vt设定区上沉积牺牲层，并对所述牺牲层进行刻蚀以形成沟槽，所述沟槽的槽底位于Vt设定区的表面； 在所述沟槽的侧壁形成偏移侧墙； 对所述沟槽槽底的Vt设定区进行部分刻蚀，以使经过部分刻蚀之后的沟槽下部和槽底处于所述Vt设定区中； 对处于所述Vt设定区中的沟槽下部和槽底进行外延生长，以形成位于所述Vt设定区中的凹形非掺杂区； 在所述非掺杂区表面形成栅介质层，并在整个沟槽中沉积栅材料层并将所述沟槽填满以形成栅极； 去除位于所述栅极两侧的牺牲层； 对位于所述栅极两侧的衬底进行第一次离子注入，以形成轻掺杂漏区，所述轻掺杂漏区位于所述栅极两侧的衬底中，且与所述非掺杂区的顶部外侧相接； 在所述栅极两侧的偏移侧墙外侧形成主侧墙； 对位于所述栅极两侧的衬底进行第二次离子注入，以形成位于所述栅极两侧衬底中的 源/漏区。2.根据权利要求1所述的深度耗尽沟道场效应晶体管的制备方法，其特征在于，在形成轻掺杂漏区之后，形成主侧墙之前，还包括: 对栅极两侧的衬底进行袋状注入，以形成位于所述轻掺杂漏区与非掺杂区相接处下侦牝并位于轻掺杂漏区和非掺杂区之间的袋状注入区。3.根据权利要求1所述的深度耗尽沟道场效应晶体管的制备方法，其特征在于，在所述沟槽的侧壁形成偏移侧墙包括: 在包括沟槽的整个器件表面沉积偏移侧墙材料层； 采用干法蚀刻方法，去除位于牺牲层表面和位于Vt设定区表面的偏移侧墙材料层。4.根据权利要求1所述的深度耗尽沟道场效应晶体管的制备方法，其特征...

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：